三人表决器Verilog
生活随笔
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三人表决器Verilog
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實戰篇
三人表決器
外設
- 功能概述
- 設計說明
- 功能概述
- 設計說明
- 功能概述
共陰 1亮 - 設計說明
綜合
module Vote (//輸入KEY1,KEY2,KEY3,LED1,LED2,LED3,SEG_DATA,SEG_EN );input KEY1,KEY2,KEY3; output LED1,LED2,LED3; output [5:0] SEG_EN; output reg [6:0] SEG_DATA;parameter SEG_NUM0=7'h3f,SEG_NUM1=7'h06,SEG_NUM2=7'h5b,SEG_NUM3=7'h4f;always@(*) begincase ({KEY3,KEY2,KEY1})3'b000 :SEG_DATA=SEG_NUM0;3'b001 :SEG_DATA=SEG_NUM1;3'b010 :SEG_DATA=SEG_NUM1;3'b011 :SEG_DATA=SEG_NUM2;3'b100 :SEG_DATA=SEG_NUM1;3'b101 :SEG_DATA=SEG_NUM2;3'b110 :SEG_DATA=SEG_NUM2;3'b111 :SEG_DATA=SEG_NUM3;default:SEG_DATA=SEG_NUM0;endcase endassign LED1=!KEY1; assign LED2=!KEY2; assign LED3=!KEY3; assign SEG_EN=6'b011111; endmodule總結
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