時序約束與分析

設計約束所處的環節：約束輸入、分析實現結果、設計優化。

設計約束分類
物理約束I/O接口約束（例如引腳分配、電平標準設定等物理屬性的約束）、布局約束、布線約束以及配置約束。
時序約束：設計FPGA內部的各種邏輯或走線的延時，反應系統的頻率和速度的約束。
時序約束的定義：設計者根據實際的系統功能，通過時序約束的方式提出時序要求；FPGA編譯工具根據設計者的時序要求，進行布局布線；編譯完成后，FPGA編譯工具還需要針對布局布線的結果，套用特定的時序模型，給出最終的時序分析和報告；設計者通過查看時序報告，確認布局布線的時序結果是否滿足設計要求。

設計約束實例
設計需求：in1<10ns,in2<10ns,in3<20ns,in4<20ns
時序欠約束（in1,in2欠約束）:in1<20ns,in2<20ns,in3<20ns,in4<20ns
時序過約束（in3,in4過約束）:in1<10ns,in2<10ns,in3<10ns,in4<10ns

基于vivado時序約束的基本流程

總結

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