畢業論文范文題目：等精度數字頻率計的設計和分析開題報告(一)，論文范文關鍵詞：等精度數字頻率計的設計和分析開題報告(一)

等精度數字頻率計的設計和分析開題報告(一)畢業論文范文介紹開始：

1、本課題的研究意義，國內外研究現狀、水平和發展趨勢

基于傳統測頻原理的頻率計的測量精度將隨著被測信號頻率的下降而降低，在實用中有很大的局限性，而等精度頻率計不但有教高的測量精度，而且在整個測頻區域內保持恒定的測試精度。

隨著電子技術的高速發展，CPLD的出現以其高速、高可靠性、串并行工作方式等突出優點在電子設計中廣泛應用，并代表著未來EDA設計的方向。CPLD的設計采用了高級語言(如VHDL語言)，進一步打破了軟硬件之間的界限，加速了產品的開發過程。采用先進的CPLD(復雜可編程邏輯器件)取代傳統的標準集成電路、接口電路也是電子技術發展的必然趨勢。CPLD由于采用連續連接結構，易于預測延時，從而使電路仿真更加準確，可用于各種數字化是電子設計的必由之路也是必然的發展趨勢。隨著科技的不斷發展，單片機的也暴露出了兩大突出缺點：串行工作特點決定了它的低速性和程序跑飛、不可靠復位決定了它的低可靠性。

EDA(電子設計自動化) 代表了當今電子設計技術的最新發展方向,它的基本特征是:設計人員按照“自頂向下”的設計方法,對整個系統進行方案設計和功能劃分,系統的關鍵電路用一片或幾片專用集成電路(ASIC) 實現,然后采用硬件描述語言(HDL) 完成系統行為級設計,最后通過綜合器和適配器生成最終目標器件。當今小型電子功用設備設計中,結合FPGA 和單片機技術是開發常用儀器儀表的主流。應用這種技術可使設計過程大大簡化,也有利于減小產品體積功耗。在電子工程,資源勘探,儀器儀表的等相關應用上,頻率計是工程技術人員必不可少的測量工具。數字邏輯系統的設計。靈活運用CPLD高速、高可靠性以及可編程性強等特點，可有效地突破傳統的電子系統中由來已久的設計瓶頸，使這些系統的性能大幅度的提高。此外，利用CPLD進行數字系統設計可大大縮短設計周期，大幅度的減少設計費用，降低設計風險。采用HDL(硬件描述語言)，例如VHDL或Verilog HDL可方便快捷地對程序進行修改，從而使系統升級更容易，使產品快速上市,并易于滿足用戶的要求,強大的I/O功能也是CPLD的一大優勢,對于數據吞吐量比較大的數字系統可用CPLD來完成數據搬運。頻率測量系統綜合采用測頻法和測周期法,使兩者的測量帶寬得到了互補,而且采用了延時為納秒級的CPLD來實現，從而極大的提高了系統工作帶寬和系統測量精度.此外,由于采用了全數字化設計，系統穩定可靠，抗干擾能力強，符合現代電子技術發展方向.采用VHDL設計CPLD,系統設計簡單易行,而且十分易于升級.

采用VDHL 編程設計實現的數字頻率計, 除被測信號的整形部分、鍵輸入部分和數碼顯示部分以外, 其余全部在一片FPGA 芯片上實現, 整個設計過程變得十分透明、快捷和方便, 特別是對于各層次電路系統的工作時序的了解和把握顯得尤為準確, 而且具有靈活的現場可更改性。在不更改硬件電路的基礎上,對系統進行各種改進還可以進一步提高系統的性能和測量頻率的范圍。該數字頻率計具有高速、精確、可靠、抗干擾性強、而且可根據需要進一步提高其測量頻率的范圍而不需要更改硬件連接圖, 具有現場可編程等優點。

隨著單片機技術發展的日趨成熟,對電信號的測量精度要求越來越高,大部分頻率計均采用普通門電路或可編程邏輯器件PLD 作為信號處理系統的控制核心,存在結構復雜、穩定性差、精度不高的弊端. 在鄒道生發表的論文“多功能數字頻率計的設計”一文中，采用單片機技術,結合外圍電路,設計的“多功能數字頻率計”可較好的解決這個問題. 該頻率計的特點是: (1) 使用單片機智能控制,無須換檔就可對20 Hz～100 MHz 信號進行測量,其顯示結果可自動轉換單位; (2) 可測量電信號的周期、頻率、脈寬、占空比,測量精度高(誤差小于0. 001 %) . 可廣泛應用于電子實驗室、電子企業及科研場所。

2、本課題的基本內容，預計可能遇到的困難，提出解決問題的方法和措施

以上為本篇畢業論文范文等精度數字頻率計的設計和分析開題報告(一)的介紹部分。

本論文在電子專業論文欄目，由論文網(www.zjwd.net)整理,更多論文,請點論文范文查找

相關論文

總結

以上是生活随笔為你收集整理的基于matlab的数字频率计设计 --毕业论文,等精度数字频率计的设计和分析开题报告_毕业论文范文网-论文范文...的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。