全加器

• 任務(wù)描述
• 相關(guān)知識(shí)
• • 邏輯原理
  • 一位全加器真值表
• 編程要求
• 源代碼

任務(wù)描述

根據(jù)所學(xué)的組合邏輯及數(shù)字電路的知識(shí)完成一位全加器的設(shè)計(jì)，驗(yàn)證滿足一位全加器的規(guī)則，根據(jù)邏輯真值表和邏輯表達(dá)式完成表決功能。熟悉Quartus II的Verilog HDL文本設(shè)計(jì)流程，掌握組合邏輯電路的設(shè)計(jì)仿真和硬件測(cè)試的方法。最后完善一位全加器電路的功能描述風(fēng)格Verilog HDL 代碼。

相關(guān)知識(shí)

邏輯原理

一位全加器電路中， A、B、Ci為 1 位數(shù)，Ci為來(lái)自低位的進(jìn)位， A、 B 相加的結(jié)果為 So，產(chǎn)生的進(jìn)位為 Co。
設(shè)輸入為 A、 B，且 A 表示被加數(shù)，用二進(jìn)制數(shù)1,0表示該輸入值； B 表示加數(shù)，用二進(jìn)制數(shù)1,0表示該輸入值； Ci表示相鄰低位的進(jìn)位，用二進(jìn)制數(shù)1,0表示該輸入值。 則一位全加器電路的真值表如下表所示。

一位全加器真值表

編程要求

為了完成判斷學(xué)生成績(jī)等級(jí)的任務(wù)，完善編程模塊設(shè)計(jì)代碼，編寫的程序要能根據(jù)不同的輸入能夠得到滿足一位全加器真值表的組合邏輯的輸出。

源代碼

測(cè)試平臺(tái)：EduCoder

module fadder_test(a,b,ci,s,co);//考慮進(jìn)位的加法器模塊 // 請(qǐng)?jiān)谙旅嫣砑哟a，完成一位全加器功能 /* Begin */input a,b; input ci; output s; output co; assign {co,s}=a+b+ci;/* End */endmodule

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總結(jié)

以上是生活随笔為你收集整理的全加器——Verilog HDL语言的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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