實(shí)驗(yàn)?zāi)康?#xff1a;

學(xué)習(xí)設(shè)計(jì)一個(gè)流水燈電路，并在實(shí)驗(yàn)板驗(yàn)證。

學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)和硬件測(cè)試。

學(xué)習(xí)使用VHDL語(yǔ)言方法進(jìn)行邏輯設(shè)計(jì)輸入。

實(shí)驗(yàn)內(nèi)容：

實(shí)驗(yàn)VHDL程序：

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY H8 IS PORT(clk:IN STD_LOGIC;ena:IN STD_LOGIC;clr:IN STD_LOGIC;led:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END; ARCHITECTURE CNT OF H8 IS signal A : integer range 0 to 7;signal B : std_logic_vector(7 downto 0);signal C : std_logic_vector(7 downto 0); begin P1:process(clk,clr,ena)beginif clr = '0' then C <= "00000000";elsif ena = '1' then if clk'event and clk = '1' then A <= A + 1;end if;end if; end process P1; P2:process(A)begincase A iswhen 0 => B <="00000001";when 1 => B <="00000010";when 2 => B <="00000100";when 3 => B <="00001000";when 4 => B <="00010000";when 5 => B <="00100000";when 6 => B <="01000000";when 7 => B <="10000000";end case;end process P2; P3:process(clr)beginif clr ='0' then led <= C;else led <= B;end if; end process P3; end;

?連線圖

參考下圖管腳：

總結(jié)

以上是生活随笔為你收集整理的VHDL||数字系统设计实验--基于VHDL的流水灯电路设计的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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