电源完整性
電源分配系統(tǒng)（Power Distribution Network, PDN ）在現(xiàn)代電路中設(shè)計(jì)越來越困難。
一方面，芯片的開關(guān)速度不斷提高，高頻瞬態(tài)蒂埃納了的需求越來越大。
另一方面，芯片的功能不斷增加，性能越來越強(qiáng)大，芯片的功耗也隨之增加。而在很大的高頻瞬態(tài)電流需求的情況下滿足PDN系統(tǒng)的噪聲要求，為設(shè)計(jì)提出了很大的挑戰(zhàn)。
PDN系統(tǒng)主要由以下幾個(gè)部分組成：
VRM（電源芯片或電源模塊）、PCB上的電容、PCB上的電源和地平面、芯片封裝內(nèi)的電容、封裝內(nèi)的電源和地網(wǎng)絡(luò)、Die上的電容。
如下圖所示，對于整個(gè)PDN系統(tǒng)來說，每一個(gè)部分都會(huì)對最終的性能產(chǎn)生影響。
PDN系統(tǒng)的作用主要包含兩個(gè)方面：
1）為負(fù)載提供干凈的供電電壓。
2）為信號提供低噪聲的參考路徑（返回路徑）。
如何保證PDN系統(tǒng)滿足負(fù)載芯片對電源的要求，就是電源完整性（Power Integrity, PI）所要解決的問題。
為什么要重視電源噪聲問題
芯片內(nèi)部由成千上萬個(gè)晶體管，這些晶體管組成內(nèi)部的功能電路。隨著芯片的集成度越來越高，內(nèi)部晶體管的數(shù)量越來越大。芯片的外部引腳數(shù)量有限，為每個(gè)晶體管提供單獨(dú)的供電引腳是不現(xiàn)實(shí)的。
芯片的外部電源引腳提供給內(nèi)部晶體關(guān)一個(gè)公共的供電節(jié)點(diǎn)，因此內(nèi)部晶體管狀態(tài)轉(zhuǎn)換必然引起電源噪聲在芯片內(nèi)部的傳遞（噪聲傳到公共節(jié)點(diǎn)再傳遞給其他功能模塊）。
對晶體管的操作通常由時(shí)鐘同步，但由于內(nèi)部延時(shí)的差別，各個(gè)晶體管的轉(zhuǎn)換狀態(tài)不可能是嚴(yán)格同步的，當(dāng)某些晶體管已經(jīng)完成了狀態(tài)轉(zhuǎn)換，另一些晶體管可能仍處于轉(zhuǎn)換的過程中。芯片內(nèi)部處于高電平的門電路會(huì)把電源噪聲傳遞到其他門電路輸入部分。如果接收電源噪聲的門電路此時(shí)處于電平轉(zhuǎn)換的補(bǔ)丁態(tài)區(qū)域，那么電源噪聲可能被放大，并再門電路的輸出端產(chǎn)生脈沖干擾，進(jìn)而可能引起電路的邏輯錯(cuò)誤。
除了對芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會(huì)影響晶振、鎖相環(huán)的抖動(dòng)特性。
例如基于鎖相環(huán)的時(shí)鐘芯片對電源噪聲非常敏感，如果使用開關(guān)電源為鎖相環(huán)供電，輸出的時(shí)鐘頻譜會(huì)含有很大的頻譜旁瓣，造成時(shí)鐘信號含有喊打的低頻抖動(dòng)。
還有A/D轉(zhuǎn)換電路中的電源噪聲可能淹沒幅度很小的模擬信號，導(dǎo)致轉(zhuǎn)換采樣量化過程中，低位數(shù)字實(shí)際上采到的是噪聲，并不包含信號的信息，使轉(zhuǎn)換后的有效數(shù)減小，A/D轉(zhuǎn)換精度下降。
PDN電源噪聲的來源
第一，穩(wěn)壓電源芯片本身的輸出并不是恒定的，會(huì)有一定的紋波。這個(gè)由芯片本身決定的，一旦選好了穩(wěn)壓電源芯片，對這部分噪聲我們只能接受，無法控制。穩(wěn)壓電源大體分線性電源和開關(guān)電源兩種。
線性電源通常有很好的輸出紋波特性，電源本身輸出噪聲低，供電穩(wěn)定，但是通常輸出功率不大，轉(zhuǎn)換效率低。
開關(guān)電源可以輸出很大的電流，轉(zhuǎn)換效率高，但是通常輸出紋波較大，不適合對電源非常敏感的模擬電路供電。
第二，穩(wěn)壓電源無法實(shí)時(shí)響應(yīng)負(fù)載對于電流需求的快速變化。穩(wěn)壓電源芯片通過感知輸出電壓的變化，調(diào)整其輸出電流，從而把輸出電壓調(diào)整回額定輸出值。
多數(shù)穩(wěn)壓電源調(diào)整電壓的時(shí)間在微秒量級。因此。對于負(fù)載電流變化頻率在直流到幾百Khz之間時(shí)，穩(wěn)壓源可以很好地做出調(diào)整，保持輸出電壓地穩(wěn)定。當(dāng)負(fù)載瞬態(tài)電流變化頻率超出這一范圍時(shí)，穩(wěn)壓電源無法及時(shí)提供足夠地電流，電壓輸出會(huì)出現(xiàn)跌落，從而產(chǎn)生電源噪聲。
第三，負(fù)載小餛飩電流在電源路徑和地路徑上產(chǎn)生壓降。PCB板上任何電氣路徑都不可避免存在阻抗，無論是完整地電源平面還是電源引線。
對于多層板，通常提供一個(gè)完整地電源平面和地平面，穩(wěn)壓電源輸出首先接入電源平面，通電電流流經(jīng)電源平面，過孔、封裝引腳、片內(nèi)電源網(wǎng)絡(luò)進(jìn)入到Die供電節(jié)點(diǎn)。地路徑和電源路徑類似，只不過電流路徑變成地平面。
負(fù)載瞬態(tài)電流是不斷變化地，具有交流特性，供電路徑由于存在電感和電容等寄生參數(shù)，表現(xiàn)出一定地交流阻抗。完整平面地阻抗很低，但確實(shí)存在，如果平面上打了很多過孔，會(huì)進(jìn)一步增大平面阻抗。如果不使用平面而是用引線，那么路徑上地阻抗會(huì)更高。瞬態(tài)電流流經(jīng)供電路徑必然產(chǎn)生壓降，因此負(fù)載的電壓會(huì)隨著瞬態(tài)電流的變化而波動(dòng)，這就是阻抗產(chǎn)生的電源噪聲。在電流路徑表現(xiàn)為負(fù)載Die供電節(jié)點(diǎn)處的電壓軌道塌陷，在地路徑表現(xiàn)為Die上GND節(jié)點(diǎn)處的電位和參考電位不同。
第四，信號通過過孔換層也會(huì)引起電源噪聲，如下圖所示。信號穿過電源平面和地平面時(shí)，返回路徑在平面間轉(zhuǎn)換，返回電流通過平面間的耦合才能由一個(gè)平面轉(zhuǎn)移到另一個(gè)平面。
盡管電源平面和地平面之間可能有去耦電容器件，但是電容只能讓返回電流的低頻部分通過，無法為高頻部分提供回流路徑。高頻返回電流通過平面間的耦合通過換層所在區(qū)域，局部區(qū)域就像一個(gè)小電容充放電，引起局部電源噪聲，這個(gè)噪聲會(huì)在電源和地平面構(gòu)成的腔體中傳播。
電容去耦的兩種解釋
為了使負(fù)載芯片的供電滿足需求，通常會(huì)在芯片的周圍用很多電容連接到電壓平面上，這些電容稱為去耦電容。
去耦電容之所以能減少電源噪聲，主要從儲(chǔ)能和阻抗兩個(gè)角度解釋。
從儲(chǔ)能的角度解釋
帶有去耦電容的供電系統(tǒng)可以等效為下圖簡化結(jié)構(gòu)。我們把電源系統(tǒng)分為電源模塊和去耦電容兩部分。
當(dāng)負(fù)載電流保持不變，穩(wěn)態(tài)情況下，負(fù)載芯片處的電壓是恒定的，因而電容兩端電壓也是恒定的，與負(fù)載兩端電壓一致，流經(jīng)電容的電流Ic為0，負(fù)載電流由電源模塊提供，即圖中的Io。此時(shí)電容兩端存在電壓，因此電容上儲(chǔ)存了相當(dāng)數(shù)量的電荷，其電荷數(shù)量和電容量有關(guān)（Q=CU）。
當(dāng)負(fù)載電流發(fā)生瞬間變化時(shí)，由于負(fù)載芯片內(nèi)部晶體管電平轉(zhuǎn)換速率極快，必須在極短時(shí)間內(nèi)為負(fù)載芯片提供足夠的電流。但是穩(wěn)壓電源無法很快響應(yīng)負(fù)載電流的變化，電流Io不會(huì)馬上變化滿足負(fù)載瞬態(tài)電流的要求，因此負(fù)載芯片感受到的電壓會(huì)降低，去耦電容也同時(shí)感受到電壓變化，對于電容來說電壓變化必然產(chǎn)生電流，此時(shí)電容對負(fù)載放電，電流Ic不再為0，為負(fù)載芯片提供電流。
根據(jù)電容上電壓和電流之間的關(guān)系：
I=CdV/dt
理想情況下，只要電容量C足夠大，放電并為負(fù)載提供瞬態(tài)電流只會(huì)引起電容兩端很小的電壓變化，這樣就保證了負(fù)載芯片電壓的變化在容許范圍之內(nèi)。
相當(dāng)于電容預(yù)先儲(chǔ)存了一部分電能，在負(fù)載需要的時(shí)候釋放出來，即電容是儲(chǔ)能元件。儲(chǔ)能電容的存在使負(fù)載消耗的能量得到快速補(bǔ)充，因此保證了負(fù)載兩端電壓不至于有太大的變化，此時(shí)電容擔(dān)負(fù)的使局部電源的角色。
從阻抗的角度來理解
下圖中我們?nèi)サ糌?fù)載芯片，僅觀察供電系統(tǒng)本身，從AB兩點(diǎn)向左看過去，穩(wěn)壓電源以及去耦電容組合在一起，可以看成是一個(gè)復(fù)合的電源系統(tǒng)。對于這個(gè)復(fù)雜電源系統(tǒng)的要求是：
不論AB兩點(diǎn)間負(fù)載的瞬間電流如何變化，都能保證AB兩點(diǎn)間的電壓保持穩(wěn)定，即AB兩點(diǎn)間電壓變化很小。
我們可以用一個(gè)等效電源模型表示上面這個(gè)復(fù)合的電源系統(tǒng)，如下圖所示
對于這個(gè)電路可以寫出如下等式：
我們最終設(shè)計(jì)目標(biāo)是，無論AB兩點(diǎn)間負(fù)載瞬態(tài)電流如何變化，都要保持AB兩點(diǎn)間電壓變化范圍很小，
根據(jù)上式，**這要求電源系統(tǒng)的阻抗Z要足夠小。**去耦電容和電源模塊是并聯(lián)關(guān)系。
變化的瞬態(tài)電流由于具有交流特性，去耦電容表現(xiàn)出低阻抗的特性（通交流，阻直流）。
因此，從端口看進(jìn)去對電流成分表現(xiàn)出阻抗很低。可以說去耦電容降低了復(fù)合電源系統(tǒng)的阻抗。
實(shí)際上，電源分配系統(tǒng)設(shè)計(jì)的最根本原則就是使電源系統(tǒng)的阻抗不能超過某一個(gè)要求的值。
理想情況的去耦電容量
使用電容去耦，是否和總的電容量有關(guān)？
假設(shè)信號上升時(shí)間為1ns，為完成信號轉(zhuǎn)換需要從電源吸收10A的瞬態(tài)電流，那么這個(gè)10A的瞬態(tài)電流就要在1ns內(nèi)補(bǔ)充上來。去耦電容提供補(bǔ)償電流過程中，電容放電，兩端電壓下降，負(fù)載芯片也會(huì)感覺到電壓的下降。
如果電壓為3.3V，容許的電壓波動(dòng)為5%，則電壓波動(dòng)最大不能超過3.3V*5%=0.165V
根據(jù)電容上電壓與電流的關(guān)系式：
I=Cdv/dt
經(jīng)計(jì)算得到滿足要求的電容值為
如果一切都是理想的，滿足這個(gè)10A瞬態(tài)電流僅僅需要電容量60nF就可以，這個(gè)結(jié)論跟我們實(shí)際設(shè)計(jì)中直觀的感受完全不相符。通常對于如此大的瞬態(tài)電流需求，工程實(shí)際中需要使用很多種類的電容才能滿足電壓波動(dòng)的要求，使用的總電容量遠(yuǎn)遠(yuǎn)大于這里的計(jì)算值，原因在于實(shí)際中存在非常多的不理想因素。使用多種類電容，是為了減小不理想因素的影響，盡管客觀上增加了總的電容量，但解決問題的手段并非電容量。
在去耦設(shè)計(jì)中，總電容量并不是主要考慮因素，甚至可以說去耦網(wǎng)絡(luò)性能的好壞和總電容量基本沒什么關(guān)系。
去耦網(wǎng)絡(luò)的設(shè)計(jì)關(guān)鍵是做好電容種類及數(shù)量的搭配，而不是提高總的電容量。盲目增加總電容量，電路板上電的瞬間會(huì)有非常大的電流，可能導(dǎo)致系統(tǒng)不穩(wěn)定。
實(shí)際電容的特性
實(shí)際工程中使用的去耦電容量都會(huì)遠(yuǎn)大于理想情況下的去耦電容量，原因在于電路板上的寄生參數(shù)和電容器的寄生參數(shù)影響了電容的去耦能力。
實(shí)際的電容可以使用下圖所示簡化模型表示：
ESR代表等效串聯(lián)電阻，ESL代表等效串聯(lián)電感，C為理想電容。因此實(shí)際電容特性可表示為：
下圖顯示了0402封裝的0.1uF電容阻抗的幅度和相位。
當(dāng)頻率很低時(shí)，2 π \pi πfESL 遠(yuǎn)小于1/2 π \pi πfC，電容阻抗隨頻率增加而減小，復(fù)阻抗的相位為負(fù)值，說明電流超前于電壓，典型的電容充電特性，因此低頻時(shí)電容器表現(xiàn)為電容特性。
當(dāng)頻率很高時(shí)，2 π \pi πfESL 大于1/2 π \pi πfC，電容阻抗隨頻率增加而增大，復(fù)阻抗的相位為正值，說明電壓超前于電流，典型的電感施加電壓時(shí)的特征。因此高頻時(shí)電容器表現(xiàn)為電感特性。
當(dāng)
時(shí)，
容抗與感抗之差為0，電容的總阻抗最小，復(fù)阻抗相位為0，表現(xiàn)為純電阻特性，該頻率點(diǎn) f0 就是電容的自諧振頻率。
整個(gè)電容阻抗曲線呈現(xiàn)大V型，只有在自諧振頻率點(diǎn)附近電容阻抗較低。因此，實(shí)際去耦電容都有一定的工作頻率范圍，只有在其自諧振頻率點(diǎn)附近頻段內(nèi)，電容才具有很好的去耦作用。
品質(zhì)因數(shù)
既然電容可以等效為RCL串聯(lián)電路，因此也會(huì)存在品質(zhì)因數(shù)
RCL串聯(lián)電路品質(zhì)因數(shù)Q值定義為電路串聯(lián)諧振時(shí)感抗（容抗）與串聯(lián)電阻的比值。
電路串聯(lián)諧振角頻率為
諧振時(shí)感抗（容抗）等于
所以品質(zhì)因數(shù)Q表示為
品質(zhì)因數(shù)Q僅僅與電路參數(shù)有關(guān)，和工作頻率無關(guān)。
Q值和電路的頻率選擇性密切相關(guān)。我們用I/Imax表示電流與諧振時(shí)最大電流的比值，用W/W0表示頻率偏離諧振頻率的程度。可以得到如下圖所示的關(guān)系曲線。
Q值越大，頻率偏離諧振點(diǎn)時(shí)，電流變化速度越快，因此Q值越大，電路的頻率選擇性越好，允許通過的電流頻段越窄。
這種頻率選擇性在PDN系統(tǒng)的去耦電容中起到負(fù)面效應(yīng)，使電容的去耦頻段變窄。
如果電容的Q值很大，可以流過電容的補(bǔ)償電流頻段就會(huì)變窄，因此影響電容去耦能力。
Q值越大，V型阻抗曲線越陡峭，底部越尖銳。Q值越小，V型阻抗曲線越平緩。
如下圖顯示兩種電容的阻抗曲線和Q值，Q為0.2的是一個(gè)10uF的鉭電容，Q為3.3的是一個(gè)0.01uF的陶瓷電容。
可見大容量鉭電容阻抗曲線非常平緩，而小容量的陶瓷電容阻抗曲線就很陡峭。
通常電容值越小，Q值越大
在電路板上通常都會(huì)放置一些大容量的鉭電容或電解電容，這類電容Q值很低，具有很寬的有效去耦頻率范圍，非常適合板級電源濾波。
安裝電感與自諧振頻率
電容的自諧振頻率點(diǎn)和寄生參數(shù)有關(guān)，如果寄生參數(shù)改變，電容的自諧振頻率點(diǎn)也會(huì)改變。
下圖顯示了安裝到電路板上的去耦電容和負(fù)載芯片形成的電流回路。
電容安裝到電路板上后引入額外的電感，電容的焊盤、引線、過孔等存在電感，電容與負(fù)載芯片之間的電源平面存在回路電感，負(fù)載芯片的扇出過孔也存在電感，這些電感串聯(lián)在整個(gè)回路中，相當(dāng)于增大了RLC串聯(lián)電路中的L。
假設(shè)增加的電感為Lmount，則電容安裝到PCB板后總電感為Ltotal=ESL+Lmount，電容安裝后的諧振頻率可表示為
下圖顯示了0402封裝0.1uF陶瓷電容安裝前后自諧振頻率的變化情況，可見自諧振頻率由安裝前電容本身的25.2MHZ減小到15.9MHZ（由上式可計(jì)算寄生L增加導(dǎo)致自諧振頻率下降）
如果安裝電容時(shí)控制不好安裝電感，會(huì)大大降低電容高頻去耦能力。
目標(biāo)阻抗的設(shè)計(jì)方法
目前最具有可操作性的PDN系統(tǒng)網(wǎng)絡(luò)設(shè)計(jì)方法，以控制PDN系統(tǒng)阻抗為出發(fā)點(diǎn)，設(shè)計(jì)及優(yōu)化都針對PDN系統(tǒng)阻抗進(jìn)行，這種方法稱為“目標(biāo)阻抗”的設(shè)計(jì)方法。
這種方法的核心思想是利用電流變化量、阻抗、電壓變化量之間的線性約束關(guān)系，在給定電流變化量的情況下，只要能控制PDN系統(tǒng)阻抗的最大值，就可以控制住變化的最大值。
如下圖所示，PDN系統(tǒng)可等效為恒壓源和阻抗串聯(lián)的簡單模型。
電流變化量、阻抗、電壓變化量之間的線性約束關(guān)系表示為
在電流變化量一定情況下，要想把電壓變化量控制在允許范圍內(nèi)，只要使PDN系統(tǒng)阻抗不超過
即可，
下圖顯示了這種關(guān)系，如果能確定負(fù)載芯片的最大瞬態(tài)電流變化量，就可以確定這個(gè)阻抗的最大值，這個(gè)最大阻抗值就是PDN系統(tǒng)的設(shè)計(jì)目標(biāo)，最終PDN系統(tǒng)阻抗必須小于這個(gè)阻抗最大值。這個(gè)最大阻抗值就是通常所說的目標(biāo)阻抗。
目標(biāo)阻抗 Ztarget定義如下
其中，
Vcc表示要去耦的電源電壓等級，如5V、3.3V等。
Ripple為允許的電壓波動(dòng)，典型值通常為5%或3%。
Δ \Delta ΔImax為負(fù)載芯片的最大瞬態(tài)電流變化量。
從阻抗入手，把負(fù)載的PDN系統(tǒng)噪聲問題轉(zhuǎn)化為簡單的阻抗控制問題。
計(jì)算目標(biāo)阻抗的參量都是在時(shí)域獲得的，但工程中通常在頻域使用目標(biāo)阻抗。
去耦電容網(wǎng)絡(luò)在不同頻點(diǎn)表現(xiàn)出不同的阻抗值，只要在一定頻率范圍內(nèi)，PDN系統(tǒng)的阻抗值不超過目標(biāo)阻抗，時(shí)域的電壓波動(dòng)就不會(huì)超過規(guī)定值。
下圖顯示了一個(gè)PDN系統(tǒng)設(shè)計(jì)實(shí)例，較粗的曲線使PDN系統(tǒng)阻抗隨頻率的變化，較粗的直線為目標(biāo)阻抗。
阻抗設(shè)計(jì)方法是一種保守的設(shè)計(jì)方法。
在不同的頻率點(diǎn)芯片的電流需求也不完全一樣，極端情況下假設(shè)芯片的電流需求是正弦波，在頻域只有一個(gè)頻點(diǎn)，那么PDN系統(tǒng)的阻抗只要在這個(gè)單一頻點(diǎn)滿足目標(biāo)阻抗要求，時(shí)域電壓波動(dòng)就不會(huì)超標(biāo)，而其他頻率點(diǎn)處的阻抗沒必要限制在目標(biāo)阻抗之下。而目標(biāo)阻抗方法要求從直流到某一頻率范圍內(nèi)所有頻率點(diǎn)都要滿足目標(biāo)阻抗要求，對于這個(gè)例子來說是一種冗余過度設(shè)計(jì)。
但問題是我們無法準(zhǔn)確知道電流需求的頻譜是什么樣子的，在哪個(gè)頻率點(diǎn)電流需求大，哪個(gè)頻率點(diǎn)需求小，PDN系統(tǒng)設(shè)計(jì)必須在最壞情況下也要滿足電壓波動(dòng)要求。
目標(biāo)阻抗設(shè)計(jì)方法估計(jì)的就是最壞情況下的阻抗值，然后所有頻點(diǎn)都做同樣要求，這樣無論實(shí)際的電流需求頻譜是什么樣的，都可以達(dá)到控制電壓波動(dòng)的要求。盡管有些頻點(diǎn)的阻抗在特定環(huán)境下可能要求過嚴(yán)了，但這樣設(shè)計(jì)的系統(tǒng)適應(yīng)性更強(qiáng)。
相同容值電容的并聯(lián)
實(shí)際的PDN系統(tǒng)中都有很多電容連接在電源平面和地平面之間，這些電容是并聯(lián)關(guān)系。
許多電容并聯(lián)在一起的阻抗特性決定了PDN系統(tǒng)的阻抗曲線形狀。
單一電容的阻抗用等效模型參數(shù)表示為
當(dāng)N個(gè)完全相同的電容并聯(lián)時(shí)阻抗為
因此，N個(gè)相同電容并聯(lián)后可等效成電容值為單個(gè)電容N倍，等效串聯(lián)電感和等效串聯(lián)電阻分別為單個(gè)電容對應(yīng)參數(shù)的1/N，等效模型如下圖。
并聯(lián)后的諧振頻率為
可見諧振頻率不變，但諧振點(diǎn)處阻抗是原來的1/N。因此，多個(gè)相同的電容并聯(lián)后，阻抗曲線的整體形狀不變，但是各個(gè)頻點(diǎn)的阻抗整體下移減小。如下圖。
不同容值電容并聯(lián)
當(dāng)并聯(lián)電容的容值不同時(shí)，由于兩個(gè)電容的自諧振點(diǎn)不同，不同頻段內(nèi)兩個(gè)電容的行為存在差異。
下圖顯示了容值分別為0.47uF、0.01uF的兩個(gè)電容的阻抗曲線。并聯(lián)后總的阻抗曲線會(huì)保持原來的變化趨勢，數(shù)值上會(huì)比任意一個(gè)電容稍小。
兩個(gè)諧振點(diǎn)f1和f2之間，兩個(gè)電容組成的電路在此區(qū)間就像是一個(gè)電感和電容并聯(lián)，構(gòu)成LC并聯(lián)諧振電路，在某一個(gè)頻率點(diǎn)發(fā)生并聯(lián)諧振。在諧振頻點(diǎn)，LC并聯(lián)電路的阻抗非常高，因此在兩個(gè)電容的自諧振頻點(diǎn)之間阻抗曲線出現(xiàn)并聯(lián)諧振峰，如下圖所示，并聯(lián)諧振頻點(diǎn)位于兩條阻抗曲線交叉點(diǎn)附近。
為了使整個(gè)PDN系統(tǒng)阻抗小于目標(biāo)阻抗,必須嚴(yán)格控制并聯(lián)諧振峰的大小.
如果去耦網(wǎng)絡(luò)設(shè)計(jì)不理想,并聯(lián)諧振峰使PDN系統(tǒng)阻抗在諧振點(diǎn)附近的一段頻率范圍內(nèi)超過目標(biāo)阻抗,產(chǎn)生潛在的設(shè)計(jì)風(fēng)險(xiǎn).如果負(fù)載芯片的電流需求剛好集中在這個(gè)范圍內(nèi),電壓波動(dòng)就可能超標(biāo).
容量差對諧振峰的影響
兩個(gè)并聯(lián)的電容,電容差值的大小直接影響到并聯(lián)諧振峰的大小,下圖顯示了3種電容的組合,
3種情況下并聯(lián)諧振峰如下圖所示,隨著電容差值的增大,并聯(lián)諧振峰也增大.
ESR對諧振峰的影響
在并聯(lián)諧振點(diǎn)附近，兩個(gè)電容并聯(lián)可近似等效為下圖電路結(jié)構(gòu)。
我們假設(shè)兩個(gè)電容的ESR相同，都等于R，這種假設(shè)并不會(huì)影響并聯(lián)諧振峰值隨ESR變化的趨勢。
并聯(lián)諧振點(diǎn)阻抗可表示為
假設(shè)兩個(gè)電容值分別為1uF、0.1uF，0603封裝。在并聯(lián)諧振頻點(diǎn)處1uF電容表現(xiàn)為感性，0.1uF電容表現(xiàn)為容性。
下圖顯示了并聯(lián)諧振峰Zp與R的關(guān)系，Zp曲線并非隨著ESR減小而減小，而是類似V字型。
可見，從減少并聯(lián)諧振峰的角度來說，ESR并非越小越好，如果可能優(yōu)化設(shè)計(jì)時(shí)要選擇合適的ESR。
對于電容值較小的陶瓷電容，ESR幾乎沒有選擇的余地。
優(yōu)化ESR基本都是針對在幾十uF到幾百uF的大容量鉭電容，因?yàn)樵谶@個(gè)范圍內(nèi)的鉭電容，可能存在具有不同ESR的多個(gè)型號，這樣就提供了優(yōu)化設(shè)計(jì)的空間。
小容量的陶瓷電容處理的是PDN系統(tǒng)高頻噪聲，對電源紋波包絡(luò)的影響相對較小。
大容量鉭電容處理的是PDN系統(tǒng)的低頻噪聲，而電源紋波包絡(luò)更多的是受低頻噪聲的影響。
另外一個(gè)角度看，電源管理模塊是一個(gè)反饋網(wǎng)絡(luò)，過大的外接電容有可能影響反饋網(wǎng)絡(luò)的穩(wěn)定，進(jìn)而產(chǎn)生電源模塊的諧振，無法穩(wěn)定提供電源。優(yōu)化ESR，可以用更少的電容量達(dá)到目標(biāo)阻抗控制的要求。
最簡單的VRM近似模型是電阻和電感串聯(lián)的兩個(gè)元件模型，如下圖
從負(fù)載芯片向PDN系統(tǒng)看進(jìn)去，VRM和大電容之間也是并聯(lián)關(guān)系，同樣會(huì)產(chǎn)生并聯(lián)諧振。如下圖顯示了VRM阻抗曲線和大電容之間產(chǎn)生的并聯(lián)諧振峰。
針對不同ESR進(jìn)行分析，得到并聯(lián)諧振峰和鉭電容ESR的關(guān)系曲線，如下圖所示，并聯(lián)諧振峰隨ESR減小而增加。
安裝電感對諧振峰的影響
安裝電感不僅影響電容的自諧振頻率，在電容并聯(lián)時(shí)也會(huì)影響并聯(lián)諧振峰的大小。
安裝電感使電容阻抗在自諧振頻率點(diǎn)之后增加得更快。
安裝后總的電感可表示為
下圖顯示了總電感分別為三種不同值情況下并聯(lián)諧振峰值變化情況，
安裝后中電感越大，并聯(lián)諧振峰值越大，而且并聯(lián)諧振頻率越低。
由于諧振點(diǎn)向低頻移動(dòng)，為了高頻處也能滿足目標(biāo)阻抗的要求，需要增加很多容值更小的電容。
安裝電感對PDN阻抗影響非常大，設(shè)計(jì)中應(yīng)盡量采用減小安裝電感的方法，比如體積較大的電容使用多個(gè)過孔并聯(lián)，是電源過孔盒地過孔盡量靠近增加互感，電容盡量靠近芯片的供電引腳減小平面的分布電感。
去耦網(wǎng)絡(luò)電容的配置方法
常用的去耦電容網(wǎng)絡(luò)設(shè)計(jì)方法主要有以下兩種: BIG-V方法和Multi-Pole(MP)方法
BIG-V方法
在低速設(shè)計(jì)中,通常的做法就是在芯片的內(nèi)閣供電引腳上添加幾個(gè)0.1uF的電容,另外再加幾個(gè)微法級的板級濾波電容,這種方法就是BIG-V方法. 由于去耦網(wǎng)絡(luò)中的小電容都是同一種電容,這些小電容并聯(lián)后自諧振頻率處阻抗極低,整個(gè)阻抗曲線形狀不變,仍然保持陡峭的"V"型,因此稱為------BIG-V。
BIG-V方法中電容種類單一，小電容和VRM或者大電容之間很容易形成非常高的并聯(lián)諧振峰。下圖顯示了40個(gè)容值為0.1uF電容外加2個(gè)100uF電容構(gòu)成的去耦網(wǎng)絡(luò)阻抗情況
可以看到有很寬的一段頻率范圍內(nèi)阻抗超標(biāo)，因而該設(shè)計(jì)存在風(fēng)險(xiǎn)。
BIG-V方法很難控制并聯(lián)諧振峰，普通的大電容ESR在歐姆級，少量幾個(gè)大電容對并聯(lián)諧振峰的抑制作用非常有限，如果想把并聯(lián)諧振峰值壓到目標(biāo)阻抗曲線以下，可能需要很多大電容，或者使用特殊低ESR大電容，成本急劇增加。
Multi-Pole（MP）方法
這是目前常用的設(shè)計(jì)方法，使用多種電容值組合起來，共同構(gòu)建去耦網(wǎng)絡(luò)。
常用的有兩種方式：One per decade 和 Three per decade，兩種方法沒有本質(zhì)區(qū)別。
**One per decade 方法在每十倍程容值范圍內(nèi)選擇一種電容值，而Three per decade在每十倍程容值范圍內(nèi)選擇三種電容值。**如下圖示例。
One per decade 方法在10~1uF內(nèi)只選擇了10uF一種電容值
Three per decade方法則選擇了10uF、4.7uF、2.2uF三種電容值
兩種MP方法的結(jié)果不同之處在于阻抗曲線平坦度不同，下圖顯示了兩種方法電容配置及阻抗曲線的比較。
總店人的數(shù)量相同，都是9個(gè)，但是Three per decade方法的曲線明顯平坦得多， one per decade方法的并聯(lián)諧振峰要高一些。
盡管兩種MP方法阻抗曲線平坦度不同，但都能很好地控制并聯(lián)諧振峰。工程中都比較常用。
阻抗曲線形狀與電源噪聲
BIG-V方法和MP方法阻抗曲線特征不同，PDN系統(tǒng)的噪聲性能也不同。
根據(jù)PDN系統(tǒng)對階躍信號的響應(yīng)，能估計(jì)出最壞情況下會(huì)產(chǎn)生多大的電壓波動(dòng)。
例如，如果PDN系統(tǒng)對下降沿信號的階躍響應(yīng)如下圖所示，
那么最壞情況下電壓最大值可用階躍響應(yīng)中3個(gè)極值點(diǎn)得到：
同理，最壞情況下電壓最小值可用PDN系統(tǒng)對上升沿信號的階躍響應(yīng)得到，
則電壓波動(dòng)的峰峰值為：
我們假設(shè)目標(biāo)阻抗在10MHZ范圍內(nèi)控制在10毫歐，電流需求為階躍波形，幅度為1A，電流需求波形的上升時(shí)間為10ns。
作為對比，首先假設(shè)一個(gè)理想PDN系統(tǒng)在10MHZ范圍內(nèi)阻抗均為10毫歐，阻抗曲線和階躍響應(yīng)（上升沿和下降沿階躍響應(yīng)）如下圖所示，這個(gè)系統(tǒng)最大可能的電壓波動(dòng)峰峰值為Vpp=10mV。
使用MP方法設(shè)計(jì)去耦網(wǎng)絡(luò)，阻抗曲線和階躍響應(yīng)如下圖，系統(tǒng)最大可能電壓波動(dòng)峰峰值為16mV。
使用BIG-V方法設(shè)計(jì)去耦網(wǎng)絡(luò)，阻抗曲線和階躍響應(yīng)如下圖，系統(tǒng)最大電壓波動(dòng)峰峰值為20mV。
從上述電壓波動(dòng)值計(jì)算可見，BIG-V方法電壓波動(dòng)最大，MP方法次之，理想PDN系統(tǒng)最小。
實(shí)際上影響電壓波動(dòng)值大小的因數(shù)是PDN系統(tǒng)阻抗的平坦度，阻抗曲線越平坦，電壓波動(dòng)就越小。
因此，在設(shè)計(jì)PDN系統(tǒng)去耦電容網(wǎng)絡(luò)時(shí)，優(yōu)化的目標(biāo)應(yīng)該是在小于目標(biāo)阻抗的前提下使阻抗曲線更平坦。
在多大頻率范圍內(nèi)去耦
目標(biāo)阻抗設(shè)計(jì)方法要求在一定頻率范圍內(nèi)PDN系統(tǒng)阻抗小于目標(biāo)阻抗，那么這個(gè)頻率范圍該多大？
完整的PDN系統(tǒng)包括了PCB上的PDN、封裝上的PDN和Die電容等，
下圖顯示了從Die看PDN系統(tǒng)時(shí)的系統(tǒng)模型（從節(jié)點(diǎn)3向左看到的PDN系統(tǒng)）
從節(jié)點(diǎn)3看向整個(gè)PDN系統(tǒng)，阻抗呈現(xiàn)兩個(gè)典型的并聯(lián)諧振峰，如下圖所示。
第一個(gè)并聯(lián)諧振峰時(shí)由封裝內(nèi)電容和封裝引線電感引起的
第二個(gè)并聯(lián)諧振峰是由Die電容和封裝內(nèi)分布電感引起的。
封裝引線電感和封裝電容共同決定了第一個(gè)諧振峰的位置大小，封裝電感越大，第一個(gè)并聯(lián)諧振峰就越高，在第一個(gè)諧振峰之后的阻抗值由封裝內(nèi)的電容決定。
PCB上的去耦電容對該諧振峰有一定的抑制作用。
下圖顯示了當(dāng)?shù)谝粋€(gè)諧振峰頻率點(diǎn)較低時(shí)PCB上去耦電容的影響，在PCB上添加去耦電容可以減小第一個(gè)諧振峰值。
諧振峰后面的阻抗曲線基本不受PCB上去耦電容的影響，因?yàn)镻CB上應(yīng)該關(guān)注的頻率范圍實(shí)際上就在第一個(gè)諧振峰附近。
PCB上到底應(yīng)該去耦到多高的頻率和芯片峰值密切相關(guān)。如果芯片封裝電感較小，封裝內(nèi)去耦電容量較大，那么只需要處理幾MHZ內(nèi)的頻段即可。有些芯片可能需要關(guān)注到幾十Mhz，但很少有芯片需要關(guān)注到超過100Mhz頻率的。
在百M(fèi)hz級進(jìn)行去耦需要非常多的小電容才能完成，很多時(shí)候不可能實(shí)現(xiàn)。
去耦電容的擺放
去耦電容和芯片之間的連接可以使用下圖所示兩種方式。
引腳去耦
圖a中去耦電容通過引線直接聯(lián)到芯片的電源和地引腳上，這是一種引腳去耦方式。
引腳去耦使用于芯片引腳較少，電源和地引腳距離較近，且芯片工作速率不高的場合
引線通常會(huì)引入很大的寄生電感，影響電容去耦效果。
平面去耦
圖b中去耦電容并不是直接和芯片的電源引腳相連，去耦電容和芯片都通過過孔連接到內(nèi)部的電源平面和地平面，通過兩個(gè)平面把二者連接起來，這是一種平面去耦方式，平面去耦適用于電源地引腳數(shù)量較多，且布局分散的場合。
目前較復(fù)雜的芯片通常有很多的電源和地引腳，而且瞬態(tài)電流需求較大，需要的去耦電容數(shù)量很多，不可能每個(gè)電容都連接到引腳上，此時(shí)通常采用平面去耦方式。
平面去耦方式中，去耦電容分布在芯片周圍一定區(qū)域內(nèi)，該區(qū)域內(nèi)電壓波動(dòng)引發(fā)電容的充放電，所有去耦電容一塊維持這個(gè)區(qū)域內(nèi)電壓波動(dòng)不超過規(guī)定值。
電容擺放應(yīng)根據(jù)電容值的不同區(qū)別對待。
小電容應(yīng)距離芯片供電引腳較近些，大電容可以適當(dāng)放遠(yuǎn)些
從去耦半徑角度看
這是因?yàn)椴煌娙葜的苡行ё饔玫目臻g范圍不一樣。電容去耦有其去耦半徑。如果電容擺放過遠(yuǎn)超出了它的去耦半徑，電容將失去它的去耦作用。
當(dāng)擾動(dòng)區(qū)到電容的距離達(dá)到 波長的1/4時(shí)，電容的去耦作用失效， 實(shí)際應(yīng)用中，噪聲源距離電容距離最好控制在波長的1/40~1/50之間。
例如，0.001uF陶瓷電容，如果按照到電路板上后的寄生電感為1.6nH，那么其按照后的諧振頻率為125.8MHZ，諧振周期為7.95ps。 假設(shè)信號在電路板上傳播速度為166ps/inch，則波長為47.9英寸。電容去耦半徑為47.9/50=0.958英寸，大約2.4cm。
不同的電容，諧振頻率不同，去耦半徑也不同。對于大電容，其諧振頻率很低，對于的波長非常長，因而去耦半徑很大，同理，對于小電容，則去耦半徑很小，應(yīng)盡可能靠近需要去耦的芯片。
從寄生電感的角度看
如果去耦電容距離芯片很遠(yuǎn)，寄生電感就增加，小電容的自諧振頻率降低，并聯(lián)諧振峰也更高，可能超出目標(biāo)阻抗。
下圖給出一個(gè)電容擺放位置的例子
去耦電容的安裝
從電源完整性角度來說，去耦電容安裝的核心問題是減小安裝電感。
下圖 顯示了幾種過孔放置方法。
第一種方法從焊盤拉出又長又細(xì)的引出線然后連接過孔，這會(huì)引入很大的寄生電感，必須避免這樣做。
第二種方法在焊盤的兩端使用較寬引線拉出打孔，引線電感小，電流回路面積也比第一種小得多，這種方式比較常用。
第三種方法使用寬引線在電容焊盤側(cè)面拉出打孔，電源過孔和地過孔距離更近，進(jìn)一步減小了回路面積，回路電感比第二種更小，這是最常用的方法。
第四種在焊盤兩側(cè)都打過孔，和第三種方法相比，相當(dāng)于電容每一端都用過孔并聯(lián)接入電源平面和地平面，比第三種回路電感更小，但這種方法占據(jù)空間較大，很少使用。
注意不要讓多個(gè)電容共用過孔。
由于印制線越寬，電感越小，從焊盤到過孔的引出線盡量加寬，如果可能，盡量和焊盤寬度相同。
對于封裝較大的電容，如板級濾波所用的鉭電容，焊盤間距較大，兩個(gè)焊盤之間的空間可以容納扇出過孔，這是可以把過孔打在兩個(gè)焊盤之間**，電源過孔和地過孔靠近，增加互感，進(jìn)而減小總的回路電感**。有些電容焊盤較寬，每個(gè)焊盤的扇出過孔可以有多個(gè)，使用并聯(lián)過孔也是減小回路電感的有效方法之一。
PDN系統(tǒng)的直流壓降
在高功耗電路中，除了要認(rèn)真設(shè)計(jì)去耦電容網(wǎng)絡(luò)外，還要考慮整個(gè)供電回路上的直流壓降。
直流電阻可以表示為：
其中，
A表示過流面積
d表示導(dǎo)體長度
另外一個(gè)是電導(dǎo)率，銅的電導(dǎo)率為5.8x10^7S/m
PCB完整的平面，由于寬度較大，壓降一般很小，但是要注意平面上通孔密集的區(qū)域，如下圖所示，這樣的區(qū)域直流壓降通常較大。
盡管過孔很短，但過流面積小，壓降也會(huì)較大。過孔的過流面積為孔壁的環(huán)形橫截面積，如下圖所示，對于10mil過孔，鉆孔能達(dá)到12mil,如果過流長度為1mm,則過孔的直流電阻約為
在負(fù)載電流較大情況下，通常都會(huì)使用很多過孔來通流。
另一個(gè)限制過孔電流能力的是過孔與電源平面或地平面連接處的花焊盤，大片面積被蝕刻掉，過流面積變小。
這跟PCB工藝有關(guān)，可調(diào)整的余地不大，一般采用增加過孔的數(shù)量來解決問題。
在考慮直流壓降問題時(shí)，無論時(shí)電源路徑還是地路徑都要考慮，兩個(gè)路徑上的壓降都會(huì)影響到IC感受到的電壓，下圖說明了這點(diǎn)。
IC兩端的電壓為
解決直流壓降問題的核心原則就是盡量增大供電路徑上的過流面積，
常用的措施有：加寬電源、地平面的寬度、使用更多過孔、在其他層添加銅皮并用通孔相連、使用2盎司更厚銅箔、減小電源到芯片的距離等
整理自《信號完整性揭秘》
總結(jié)
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