【verilog 语法】always 和 always@(*) 的区别
生活随笔
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【verilog 语法】always 和 always@(*) 的区别
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always@(*)
always@后面內容是敏感變量,always@(*)里面的敏感變量為*,意思是說敏感變量由綜合器根據always里面的輸入變量自動添加,不用自己考慮。
always
如果沒有@,那就是不會滿足特定條件才執行,而是執行完一次后立馬執行下一次,一直重復執行
比如,testbench里面產生50Mhz的時鐘就(假設時間尺度是1ns)可以寫成:
always #20 CLK_50Mhz = ~CLK_50Mhz;總結
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