打算在接下來幾天完成下學(xué)期的計組實驗

總目標(biāo)：

最低：用硬件描述語言（Verilog）設(shè)計MIPS流水線CPU，支持如下指令集：

{add，sub，ori，lw，sw，beq，j }：

進一步：支持更多的指令，中斷與異常處理，以及看下學(xué)期能不能下板子。

首先，工欲善其事必先利其器。

環(huán)境搭建：

必備：

1，modelsim軟件

提高開發(fā)效率：

1，利用notepad++進行verilog編寫（因為modelsim的編輯界面簡直讓人吐血，又因為畢竟只用modelsim幾天，沒有必要使用重型的IDE，所以選用notepad++）

2，利用visio進行邏輯圖的繪制

3，寫一個將mips匯編轉(zhuǎn)機器碼的小程序（窮人版的編譯器），然后方便對CPU做測試，其實如果標(biāo)準(zhǔn)都按mips官方標(biāo)準(zhǔn)來。。。用現(xiàn)有的linux下的編譯器也可以。

前置技能點：

1，計算機組成原理（我剛剛考完計組，滑稽.jpg)

?要求對流水線的深刻理解與掌握

2，verilog語言基本姿勢（不用精通，了解就可以了）

參考書籍：

1，《自己動手寫CPU》

2，《計算機原理與設(shè)計：Verilog HDL版》，李亞民 著

3，《MIPS體系結(jié)構(gòu)透視 》

總結(jié)

以上是生活随笔為你收集整理的MIPS架构的cpu设计仿真（武汉大学）——1的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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