Verilog HDL语言设计4个独立的非门
生活随笔
收集整理的這篇文章主要介紹了
Verilog HDL语言设计4个独立的非门
小編覺得挺不錯的,現在分享給大家,幫大家做個參考.
代碼：
module yanxu11(in,out);
input wire[3:0] in;
output reg[3:0] out;
always @(in)
begin
out[0]=~in[0];
out[1]=~in[1];
out[2]=~in[2];
out[3]=~in[3];
end
endmodule
?
`timescale 1ns/1ns
module test();
reg[3:0] in;
wire[3:0] out;
yanxu11 U(in,out);
initial
begin
#10 in[3:0]=4'b0101;
#10 in[3:0]=4'b0000;
#10 in[3:0]=4'b1010;
#10 in[3:0]=4'b1111;
#60 $stop;
end
endmodule
仿真圖：
?
總結
以上是生活随笔為你收集整理的Verilog HDL语言设计4个独立的非门的全部內容，希望文章能夠幫你解決所遇到的問題。
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