1）摘自【正點原子】領(lǐng)航者ZYNQ之HLS 開發(fā)指南

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第一章HLS簡介

為了盡快把新產(chǎn)品推向市場，數(shù)字系統(tǒng)的設(shè)計者需要考慮如何加速設(shè)計開發(fā)的周期。設(shè)計加速主要可以從“設(shè)計的重用”和“抽象層級的提升”這兩個方面來考慮。Xilinx推出的Vivado HLS工具可以直接使用C、C++或System C來對Xilinx系列的FPGA進行編程，從而提高抽象的層級，大大減少了使用傳統(tǒng)RTL描述進行FPGA開發(fā)所需的時間。
本章包括以下幾個部分：
1.1高層綜合簡介
1.2HLS設(shè)計流程
1.3接口綜合
1.4算法綜合
1.5HLS庫
1.1高層綜合簡介
在介紹HLS之前，我們先來了解一下FPGA設(shè)計過程中的不同抽象層級，如下圖所示：

圖 1.1.1 FPGA設(shè)計中的抽象層級

如圖 1.1.1所示，FPGA設(shè)計中從底層向上一共存在著四種抽象層級，依次為：結(jié)構(gòu)性的、RTL、行為性的和高層。其中最底層的抽象（結(jié)構(gòu)性的）涉及到對底層硬件單元直接的例化，比如邏輯門，甚至是更底層的LUT或者觸發(fā)器。設(shè)計者更常用的是在“寄存器傳輸級（Register Transfer Level，RTL）” 進行設(shè)計，這個層級的抽象隱藏了底層的細節(jié)，是在描述寄存器和寄存器之間可執(zhí)行的操作。更上層的“行為性的”描述是對電路的算法描述，也就是描述電路表現(xiàn)出什么樣的功能（行為），而不是描述每個寄存器該如何進行操作。
前面介紹的幾種抽象層級都是在使用硬件描述語言HDL進行設(shè)計，可以看出，隨著抽象層級的提升，設(shè)計最終在硬件上實現(xiàn)的細節(jié)逐漸被弱化。而本章重點介紹的“高層”設(shè)計方法則直接使用高級語言，如C/C++進行設(shè)計，然后由Vivado HLS編譯器將C代碼綜合成HDL描述，最后再進行邏輯綜合得到網(wǎng)表，這個網(wǎng)表最終會被映射到具體的FPGA器件上。
就像C語言或者其他高級語言針對不同的處理器架構(gòu)有著不同的編譯器，Xilinx Vivado High-Level Synthesis（高層綜合，HLS）工具同樣是一種編譯器，只不過它是用來將C或者C++程序部署到FPGA上，而不是部署到傳統(tǒng)的處理器上。
在Vivado HLS中可以使用三種語言進行設(shè)計開發(fā)，分別是 C、C++ 和 SystemC。其中C語言是一種非常通用的面向過程的編程語言，我們在《正點原子ZYNQ嵌入式開發(fā)指南》中均是使用C語言進行嵌入式設(shè)計。
C++是一個基于C的面向?qū)ο蟮恼Z言，它在C的基礎(chǔ)上擴展了類、模板、多態(tài)和虛函數(shù)的概念，還有一些其他的特性。C++的抽象層次總的來說比C要高，能做更精密、靈活的代碼開發(fā)。另一方面來說，C的語言特性和編程風格和C++是兼容的，因此C++可以認為是C的擴展集。總的來說，C++是比C更高級的語言，但是仍保留對低層C程序的支持。在《正點原子ZYNQ HLS開發(fā)指南》中，C和C++這兩種語言均有涉及。
在這里我們把 SystemC 也當作一種獨立的語言，但是嚴格來說它是 C++ 的一種擴展。SystemC 能以 C++ 風格的代碼來實現(xiàn) HDL 的以硬件為中心的概念，比如層次結(jié)構(gòu)、并行和周期精確，這些都無法以標準 C++ 的形式來表達。因為在本教程中不涉及使用SystemC進行設(shè)計開發(fā)，在此我們不多作介紹。
1.2HLS設(shè)計流程
Vivado HLS 的功能簡單地來說就是把 C、C++ 或 SystemC 的設(shè)計轉(zhuǎn)換成 RTL 實現(xiàn)，然后就可以在 Xilinx FPGA 或 Zynq 芯片的可編程邏輯中綜合并實現(xiàn)了。需要注意的是，這里我們說的使用C/C++完成的設(shè)計與運行在處理器（ZYNQ中的ARM處理器或MicroBlaze軟核處理器）中的軟件代碼是截然不同的。在HLS中，所有的C設(shè)計都是要在可編程邏輯中實現(xiàn)的，也就是說，我們?nèi)匀皇窃谶M行硬件設(shè)計，只不過使用的不再是硬件描述語言。
使用Vivado HLS進行設(shè)計的流程如下圖所示：

圖 1.2.1 HLS設(shè)計流程

HLS設(shè)計的主要輸入是一個 C/C++/SystemC 設(shè)計，以及一個基于 C 的測試集（TestBench）。我們首先要知道C語言的本質(zhì)就是函數(shù)，那么這個測試集就是用于驗證C設(shè)計中的函數(shù)，驗證過程需要一個“黃金參考”。這個“黃金參考”類似于一個標準答案，用來和C設(shè)計中函數(shù)所產(chǎn)生的輸出做比對。
在對HLS設(shè)計進行綜合之前，我們要先對其進行“功能性驗證”，也就是C仿真，其目的是驗證HLS 輸入的C代碼的功能是否正確。驗證的方式就是在TestBench中調(diào)用C設(shè)計的函數(shù)，然后將其輸出與“黃金參考”進行比對，如果與黃金參考有差異就需要先對C設(shè)計進行修改調(diào)試。
接下來就是對設(shè)計進行高層綜合，即HLS過程本身。該過程涉及到分析和處理基于 C 的代碼，加上用戶所給出的指令和約束，來創(chuàng)建RTL描述。高層綜合結(jié)束后會產(chǎn)生一組輸出文件，包括以Veilog或者VHDL語言編寫的RTL設(shè)計文件。
綜合過程結(jié)束后得到的RTL模型，可以在 Vivado HLS 中進行 C/RTL 協(xié)同仿真，來進一步驗證綜合得到的RTL設(shè)計的正確性。在這個過程中Vivao HLS會自動產(chǎn)生一個測試集為RTL設(shè)計提供輸入，然后拿它的輸出與預期的值做比對。C功能性驗證和C/RTL協(xié)同仿真的區(qū)別如下圖所示：

圖 1.2.2 C 功能性驗證和 C/RTL 協(xié)同仿真

在圖 1.2.2左側(cè)的功能性驗證（C仿真）中，原始測試集是用戶輸入的測試文件TestBench。而右側(cè)的C/RTL協(xié)同仿真所需的RTL測試集是由 Vivado HLS 自動產(chǎn)生的，這樣就不再需要人工創(chuàng)建了，所產(chǎn)生的測試集包括了原始測試集和被測RTL模塊之間的數(shù)據(jù)傳遞。
除了對功能進行驗證，我們還要評估 RTL設(shè)計的實現(xiàn)和性能。比如，在FPGA中所需的資源的數(shù)量，設(shè)計的延遲、所支持的最高時鐘頻率等是否滿足要求。如果不滿足要求，那么就需要設(shè)計者通過修改指令和約束，然后再次進行高層綜合，如圖 1.2.1中右側(cè)的回路所示。一個設(shè)計可能要做多次HLS設(shè)計迭代，來找到“最佳 ”的解決方案。如果有必要，設(shè)計者也可以返回修改C設(shè)計代碼，然后從頭開始重新對設(shè)計進行驗證。
在設(shè)計被驗證了之后，而且實現(xiàn)也滿足了期望的設(shè)計目標，那么就可以集成進更大的系統(tǒng)里了。我們可以直接使用 HLS 過程所產(chǎn)生的RTL文件（即VHDL 或 Verilog 代碼），更方便的做法是使用 Vivado HLS 的 IP 打包功能。對Vivado HLS 所產(chǎn)生的輸出打包意味著 HLS 設(shè)計能夠以IP核的形式引入其他 Xilinx 工具中，比如Vivado中的IP 集成器。這兩種類型的輸出如下圖所示：

圖 1.2.3 HLS綜合的輸出

1.3接口綜合
在做 HLS 的時候，設(shè)計者需要分析設(shè)計的兩個主要方面：
? 設(shè)計的接口，也就是它的頂層連接；
? 設(shè)計的功能，也就是它所實現(xiàn)的算法；
我們給出一個HLS設(shè)計中接口和功能的概念圖，如圖 1.3.1所示。

圖 1.3.1 接口和功能的說明

在上圖中，兩端的綠色區(qū)域表示設(shè)計的輸入和輸出接口，其中展示了部分接口類型，如RAM接口、FIFO接口，以及總線類型的接口等。這些接口可以是工具從代碼中通過接口綜合（Interface Synthesis）得到的，也可以由設(shè)計者手動指定具體的接口類型。
圖中間黃色的區(qū)域表示HLS設(shè)計具體能夠?qū)崿F(xiàn)的功能，對于不同的應用，其功能也各不相同。在 Vivado HLS 設(shè)計中，功能是從輸入的代碼中，經(jīng)過算法綜合（Algorithm Synthesis）的過程得到的。
在這里我們先簡單介紹一下接口綜合。顧名思義，Interface Synthesis指的是 HLS 設(shè)計中對接口的綜合，綜合出來的接口能夠與系統(tǒng)中的其他模塊通信，還有可能需要與系統(tǒng)中的處理器進行通信。
這里接口的概念既包括端口（port），也包含所使用的協(xié)議。所有端口的細節(jié)（如類型、位寬和方向）是從 C/C++ 文件中頂層函數(shù)的參數(shù)和返回值里推斷出來的；而協(xié)議是從端口的表現(xiàn)（行為）推斷出來的。比如，最簡單的接口可以是一條 1 比特的線（wire），而更復雜的接口，可能要用總線或 RAM 接口。接口綜合能夠推斷出來的接口類型包括：線、寄存器、單向和雙向握手信號、FIFO、存儲器和總線等。
下面我們給出一個簡單的C設(shè)計的頂層函數(shù)，函數(shù)名為find_average_of_best_X()，其參數(shù)如下圖所示：

圖 1.3.2 C設(shè)計的頂層函數(shù)

圖 1.3.2中函數(shù)內(nèi)部工作的詳細情況無關(guān)緊要，不過每個參數(shù)的讀/寫操作將決定綜合出來的端口的方向。這個函數(shù)定義包含三個參數(shù)，數(shù)組“sample”和整數(shù)“X”是函數(shù)的輸入，而average作為函數(shù)的輸出。因此，簡單來說，這三個函數(shù)參數(shù)要被 HLS 轉(zhuǎn)換成兩個輸入接口和一個輸出接口，如下圖所示：

圖 1.3.3 函數(shù)find_average_of_best_X()綜合后的簡化接口

需要注意的是，圖 1.3.3只是一個簡化了的接口示意圖。根據(jù)所用的協(xié)議，這些接口可能包括數(shù)據(jù)端口自身以外的控制輸入或輸出，如下圖所示：

圖 1.3.4 函數(shù)find_average_of_best_X()的RTL接口圖

圖 1.3.4是函數(shù)find_average_of_best_X()經(jīng)HLS綜合出來的完整的RTL模塊的接口圖。從圖中可以看到由函數(shù)的三個參數(shù)所綜合出來的接口分別擁有了各自的協(xié)議，如ap_memory協(xié)議、ap_none協(xié)議和ap_vld協(xié)議。同時模塊還多出來了一些端口，如ap_clk和ap_rst等，它們使用的是ap_ctrl_hs協(xié)議。這些協(xié)議決定了相應的接口是如何與系統(tǒng)中其他模塊進行交互的，至于各協(xié)議具體的含義以及如何為接口選擇其協(xié)議，我們將在后續(xù)的章節(jié)中介紹。
1.4算法綜合
算法綜合關(guān)注的是設(shè)計的功能，即設(shè)計所期望的行為，它是由輸入的 C設(shè)計所描述的。算法綜合從代碼中推出各種運算操作，然后轉(zhuǎn)換成一組 RTL 語句。
算法綜合包括三個主要階段，依次是：
1. 解析出數(shù)據(jù)通路和控制電路；
2. 調(diào)度和綁定；
3. 優(yōu)化；
解析出數(shù)據(jù)通路和控制電路
HLS 的第一個階段是分析 C/C++/SystemC 代碼，并且解釋所需的功能。Vivado HL從以下幾個方面分析程序：邏輯和算法的運算、條件語句和分支、數(shù)組運算和循環(huán)等。
所產(chǎn)生的實現(xiàn)會具有一個數(shù)據(jù)通路元件，一般還會有一個控制元件。需要澄清的是，這里的“數(shù)據(jù)通路”處理指的是在數(shù)據(jù)樣本上作的運算，而“控制”是需要協(xié)同數(shù)據(jù)流處理所需的電路。算法的本質(zhì)定義出數(shù)據(jù)通路和控制元件，設(shè)計者可以在 HLS 中采取專門的步驟來最小化控制元件的復雜度。
調(diào)度和綁定
HLS 是由兩個主要過程組成的：調(diào)度（Scheduling）和綁定（Binding）。它們是交替進行的，彼此互相影響，如下圖所示：

圖 1.4.1 HLS的調(diào)度和綁定過程

? 調(diào)度是把由 C 代碼解釋得到的 RTL 語句翻譯成一組運算，每個運算都關(guān)聯(lián)著一定的執(zhí)行時間，以時鐘周期為單位。這個階段所作的決策，受時鐘頻率和不確定度、目標芯片的技術(shù)和用戶所施加的指令所影響。
? 綁定是調(diào)度好了的運算和目標芯片上的實際資源聯(lián)系起來的過程。這些資源的功能和時序特征可能會影響調(diào)度，因此綁定信息會反饋給調(diào)度過程。比如使用DSP48x 資源就表明關(guān)鍵路徑比采用邏輯資源的方案要短。
比如，如果綜合出來的算法需要做一組算術(shù)運算，HLS 過程就必須根據(jù)目標的時鐘頻率和不確定度來決定如何調(diào)度這些運算（要分配多少個時鐘周期來完成），以及如何綁定這些運算（也就是如何把運算映射到 PL 上的可計算資源里）。C源碼并不能表達或指定硬件架構(gòu)，但是通過施加指令，源碼確實可以產(chǎn)生不同的架構(gòu)。
優(yōu)化
有兩種方法可以用來調(diào)整 HLS 過程的行為，讓高層綜合朝著設(shè)計者的實現(xiàn)目標而努力，從而影響結(jié)果：
? 約束 — 設(shè)計者可以對設(shè)計的某些指標加以限制。比如，可以指定最低的時鐘周期。這樣就能確保實現(xiàn)結(jié)果能夠滿足要集成進去的系統(tǒng)的要求。類似的，設(shè)計者可以選擇約束資源的利用情況或其他的指標，從而優(yōu)化應用的設(shè)計。
? 指令 — 設(shè)計者可以通過指令對 RTL 的實現(xiàn)參數(shù)施加更具體的影響。有各種類型的指令，分別映射在代碼的某些特征上，比如讓設(shè)計者可以指定 HLS 引擎如何處理 C 代碼中識別出來的循環(huán)或數(shù)組，或是某個特定運算的延遲。這能導致RTL 輸出的巨大改變。因此，具有了指令的知識，設(shè)計者就可以根據(jù)應用的需求來做優(yōu)化了。
1.5HLS庫
Vivado HLS中包含了一系列的C庫（包括C和C++），方便對一些常用的硬件結(jié)構(gòu)或功能使用C/C++進行建模，并且能夠綜合成RTL。在Vivado HLS中提供的C庫有下面幾種類型：
1、任意精度數(shù)據(jù)類型庫
2、HLS Stream庫
3、HLS數(shù)學庫
4、HLS視頻庫
5、HLS IP庫
6、HLS線性代數(shù)庫
在HLS設(shè)計中調(diào)用庫中的函數(shù)可以大大提高開發(fā)效率，比如在本教程中我們用到了大量的“HLS視頻庫”中的函數(shù)，來進行基于HLS的視頻圖像處理。對于上面列出的各個庫，我們同樣會在后續(xù)章節(jié)中用到時候再進行介紹。

總結(jié)

以上是生活随笔為你收集整理的hls fifo_【正点原子FPGA连载】第一章HLS简介--领航者ZYNQ之HLS 开发指南的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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