一、PCB?差分布線操作

參看：Altium Designer -- 精心總結(jié)

PCB 差分布線已經(jīng)講的很清楚了，在此不做介紹。

二、差分布線優(yōu)缺點(diǎn)

參看：實(shí)際運(yùn)用中差分信號(hào)線的分析和 LAYOUT

參看：差分信號(hào) -- 維基百科

（1） 差分信號(hào)

首先來(lái)看一下什么是差分信號(hào)吧。

1、差分信號(hào)

差分傳輸是一種信號(hào)傳輸?shù)募夹g(shù)，區(qū)別于傳統(tǒng)的一根信號(hào)線一根地線的做法，差分傳輸在這兩根線上都傳輸信號(hào)，這兩個(gè)信號(hào)的振幅相同，相位相反。在這兩根線上的傳輸?shù)男盘?hào)就是差分信號(hào)。信號(hào)接收端比較這兩個(gè)電壓的差值來(lái)判斷發(fā)送端發(fā)送的是邏輯0還是邏輯1。在電路板上，差分走線必須是等長(zhǎng)、等寬、緊密靠近、且在同一層面的兩根線。

一般類型有：USB、以太網(wǎng)、PCIE、SATA、RS485、RS422、HDMI、LVDS

常用對(duì)有：+/- ? ?PM/PN ?TXN/TXP?

2、差分信號(hào)與單端走線的比較

差分信號(hào)與傳統(tǒng)的一根信號(hào)線一根地線（即單端信號(hào)）走線的做法相比，其優(yōu)缺點(diǎn)分別是：
優(yōu)點(diǎn)：
抗干擾能力強(qiáng)。干擾噪聲一般會(huì)等值、同時(shí)的被加載到兩根信號(hào)線上，而其差值為0，即，噪聲對(duì)信號(hào)的邏輯意義不產(chǎn)生影響。
能有效抑制電磁干擾（EMI）。由于兩根線靠得很近且信號(hào)幅值相等，這兩根線與地線之間的耦合電磁場(chǎng)的幅值也相等，同時(shí)他們的信號(hào)極性相反，其電磁場(chǎng)將相互抵消。因此對(duì)外界的電磁干擾也小。
時(shí)序定位準(zhǔn)確。差分信號(hào)的接收端是兩根線上的信號(hào)幅值之差發(fā)生正負(fù)跳變的點(diǎn)，作為判斷邏輯0/1跳變的點(diǎn)的。而普通單端信號(hào)以閾值電壓作為信號(hào)邏輯0/1的跳變點(diǎn)，受閾值電壓與信號(hào)幅值電壓之比的影響較大，不適合低幅度的信號(hào)。
缺點(diǎn)：
若電路板的面積非常吃緊，單端信號(hào)可以只有一根信號(hào)線，地線走地平面，而差分信號(hào)一定要走兩根等長(zhǎng)、等寬、緊密靠近、且在同一層面的線。這樣的情況常常發(fā)生在芯片的管腳間距很小，以至于只能穿過(guò)一根走線的情況下。

（So，差分信號(hào)要優(yōu)先布線）

（2）關(guān)于差分的五個(gè)常見(jiàn)誤區(qū)

誤區(qū)一：認(rèn)為差分信號(hào)不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對(duì)方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對(duì)高速信號(hào)傳輸?shù)臋C(jī)理認(rèn)識(shí)還不夠深入。雖然差分電路對(duì)于類似地彈以及其它可能存在于電源和地平面上的噪音信號(hào)是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號(hào)返回路徑，其實(shí)在信號(hào)回流分析上，差分走線和普通的單端走線的機(jī)理是一致的，即高頻信號(hào)總是沿著電感最小的回路進(jìn)行回流，最大的區(qū)別在于差分線除了有對(duì)地的耦合之外，還存在相互之間的耦合，哪一種耦合強(qiáng)，那一種就成為主要的回流通路。

在PCB 電路設(shè)計(jì)中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對(duì)地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當(dāng)?shù)仄矫姘l(fā)生不連續(xù)的時(shí)候，無(wú)參考平面的區(qū)域，差分走線之間的耦合才會(huì)提供主要的回流通路。盡管參考平面的不連續(xù)對(duì)差分走線的影響沒(méi)有對(duì)普通的單端走線來(lái)的嚴(yán)重，但還是會(huì)降低差分信號(hào)的質(zhì)量，增加EMI，要盡量避免。也有些設(shè)計(jì)人員認(rèn)為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號(hào)，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號(hào)提供地阻抗回路，勢(shì)必會(huì)造成EMI 輻射，這種做法弊大于利。
所以要保持PCB地線層返回路徑寬而短。盡量不要跨島（跨過(guò)相鄰電源或地層的分隔區(qū)域）。比如主板設(shè)計(jì)中的USB和SATA及PCI-EXPRESS等最好不要有跨島的做法。保證這些信號(hào)的下面是個(gè)完整地平面或電源平面。

誤區(qū)二：認(rèn)為保持等間距比匹配線長(zhǎng)更重要。在實(shí)際的PCB 布線中，往往不能同時(shí)滿足差分設(shè)計(jì)的要求。由于管腳分布，過(guò)孔，以及走線空間等因素存在，必須通過(guò)適當(dāng)?shù)睦@線才能達(dá)到線長(zhǎng)匹配的目的，但帶來(lái)的結(jié)果必然是差分對(duì)的部分區(qū)域無(wú)法平行，其實(shí)間距不等造成的影響是微乎其微的，相比較而言，線長(zhǎng)不匹配對(duì)時(shí)序的影響要大得多。再?gòu)睦碚摲治鰜?lái)看，間距不一致雖然會(huì)導(dǎo)致差分阻抗發(fā)生變化，但因?yàn)椴罘謱?duì)之間的耦合本身就不顯著，所以阻抗變化范圍也是很小的，通常在10%以內(nèi)，只相當(dāng)于一個(gè)過(guò)孔造成的反射，這對(duì)信號(hào)傳輸不會(huì)造成明顯的影響。而線長(zhǎng)一旦不匹配，除了時(shí)序上會(huì)發(fā)生偏移，還給差分信號(hào)中引入了共模的成分，降低信號(hào)的質(zhì)量，增加了EMI。

可以這么說(shuō)，PCB 差分走線的設(shè)計(jì)中最重要的規(guī)則就是匹配線長(zhǎng)，其它的規(guī)則都可以根據(jù)設(shè)計(jì)要求和實(shí)際應(yīng)用進(jìn)行靈活處理。同時(shí)為了彌補(bǔ)阻抗的匹配可以采用接收端差分線對(duì)之間加一匹配電阻。 其值應(yīng)等于差分阻抗的值。這樣信號(hào)品質(zhì)會(huì)好些。

所以建議如下兩點(diǎn)：
（A）使用終端電阻實(shí)現(xiàn)對(duì)差分傳輸線的最大匹配，阻值一般在90～130Ω之間，系統(tǒng)也需要此終端電阻來(lái)產(chǎn)生正常工作的差分電壓；
（B）最好使用精度１～2%的表面貼電阻跨接在差分線上，必要時(shí)也可使用兩個(gè)阻值各為50Ω的電阻，并在中間通過(guò)一個(gè)電容接地，以濾去共模噪聲。

通常對(duì)于差分信號(hào)的CLOCK等要求等長(zhǎng)的匹配要求是+/-10mils之內(nèi)。

誤區(qū)三：認(rèn)為差分走線一定要靠的很近。讓差分走線靠近無(wú)非是為了增強(qiáng)他們的耦合，既可以提高對(duì)噪聲的免疫力，還能充分利用磁場(chǎng)的相反極性來(lái)抵消對(duì)外界的電磁干擾。雖說(shuō)這種做法在大多數(shù)情況下是非常有利的，但不是絕對(duì)的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過(guò)彼此的強(qiáng)耦合達(dá)到抗干擾和抑制EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號(hào)走線的間距是最基本的途徑之一，電磁場(chǎng)能量是隨著距離呈平方關(guān)系遞減的，一般線間距超過(guò)4 倍線寬時(shí)，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過(guò)地平面的隔離也可以起到很好的屏蔽作用，這種結(jié)構(gòu)在高頻的（10G 以上）IC 封裝PCB 設(shè)計(jì)中經(jīng)常會(huì)用采用，被稱為CPW 結(jié)構(gòu)，可以保證嚴(yán)格的差分阻抗控制（2Z0）。
差分走線也可以走在不同的信號(hào)層中，但一般不建議這種走法，因?yàn)椴煌膶赢a(chǎn)生的諸如阻抗、過(guò)孔的差別會(huì)破壞差模傳輸?shù)男Ч?#xff0c;引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話，會(huì)降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當(dāng)?shù)拈g距，串?dāng)_就不是個(gè)問(wèn)題。在一般頻率（GHz 以下），EMI也不會(huì)是很嚴(yán)重的問(wèn)題，實(shí)驗(yàn)表明，相距500Mils 的差分走線，在3 米之外的輻射能量衰減已經(jīng)達(dá)到60dB，足以滿足FCC 的電磁輻射標(biāo)準(zhǔn)，所以設(shè)計(jì)者根本不用過(guò)分擔(dān)心差分線耦合不夠而造成電磁不兼容問(wèn)題。

誤區(qū)四：差分曼切斯特編碼并不是差分信號(hào)的一種，它指的是用在每一位開(kāi)始時(shí)的電平跳變來(lái)表示邏輯狀態(tài)“0”，不跳變來(lái)表示邏輯狀態(tài)“1”。但每一位中間的跳變是用來(lái)做同步時(shí)鐘，沒(méi)有邏輯意義。

誤區(qū)五：雙絞線上面走的不一定是差分信號(hào)，單端信號(hào)在雙絞線上的電磁輻射也比平行走線的輻射小。

三、差分布線的布線要求

根據(jù)上面的誤區(qū)，總結(jié)一下差分布線的布線要求。

（1）差分走線必須是等長(zhǎng)、等寬、緊密靠近、且在同一層面的兩根線。

如果等長(zhǎng)和等距不能同時(shí)滿足，則?PCB 差分走線的設(shè)計(jì)中最重要的規(guī)則就是匹配線長(zhǎng)。同時(shí)為了彌補(bǔ)阻抗的匹配可以采用接收端差分線對(duì)之間加一匹配電阻。 其值應(yīng)等于差分阻抗的值。差分走線也可以走在不同的信號(hào)層中，但一般不建議這種走法。因此盡量少跨層和走過(guò)孔，盡量少走彎路。

（2）差分線對(duì)之間要有 GND 隔離，或者保持距離，不要太近。

增大差分信號(hào)與其它信號(hào)走線的間距，或者通過(guò) GND 隔離。

（3）差分線要優(yōu)先布線

四、舉個(gè)栗子

（1）Hi3516A 用戶手冊(cè)上，USB PCB 設(shè)計(jì)建議

為了保證良好的信號(hào)質(zhì)量， USB 2.0 端口數(shù)據(jù)信號(hào)線按照差分線方式走線。為了達(dá)到USB 2.0 高速 480MHz 的速度要求，建議 PCB 布線設(shè)計(jì)采用以下原則：

差分?jǐn)?shù)據(jù)線走線盡可能短、直，差分?jǐn)?shù)據(jù)線對(duì)內(nèi)走線長(zhǎng)度嚴(yán)格等長(zhǎng)，走線長(zhǎng)度偏差控制在±5mil 以內(nèi)。
差分?jǐn)?shù)據(jù)線控制 90±10%的均勻差分阻抗。
差分?jǐn)?shù)據(jù)線走線盡可能在臨近地平面的布線層走線且不要換層。
差分?jǐn)?shù)據(jù)線走線應(yīng)有完整的地平面層作為參考平面，不能跨平面分割。
差分?jǐn)?shù)據(jù)線走線應(yīng)盡量用最少的過(guò)孔和拐角，拐角可考慮用圓弧或者 135 度角，避免直角，以減少反射和阻抗變化。
避免鄰近其它高速周期信號(hào)和大電流信號(hào)，并保證間距大于 50mil，以減小串?dāng)_。
此外，還應(yīng)遠(yuǎn)離低速非周期信號(hào)，保證至少 20mil 的距離。
REXT 電阻應(yīng)該盡可能靠近 Hi3516A 側(cè)。

（2）圖文說(shuō)明

參看：USB PCB布線經(jīng)驗(yàn)教訓(xùn)--“血訓(xùn)”

USB是一種快速、雙向、同步傳輸、廉價(jià)、方便使用的可熱拔插的串行接口。由于數(shù)據(jù)傳輸快，接口方便，支持熱插拔等優(yōu)點(diǎn)使USB設(shè)備得到廣泛應(yīng)用。目前，市場(chǎng)上以USB2.0為接口的產(chǎn)品居多，但很多硬件新手在USB應(yīng)用中遇到很多困擾，往往PCB裝配完之后USB接口出現(xiàn)各種問(wèn)題
比如通訊不穩(wěn)定或是無(wú)法通訊，檢查原理圖和焊接都無(wú)問(wèn)題，或許這個(gè)時(shí)候就需懷疑PCB設(shè)計(jì)不合理。繪制滿足USB2.0數(shù)據(jù)傳輸要求的PCB對(duì)產(chǎn)品的性能及可靠性有著極為重要的作用。
USB協(xié)議定義由兩根差分信號(hào)線（D+、D-）傳輸數(shù)字信號(hào)，若要USB設(shè)備工作穩(wěn)定差分信號(hào)線就必須嚴(yán)格按照差分信號(hào)的規(guī)則來(lái)布局布線。根據(jù)筆者多年USB相關(guān)產(chǎn)品設(shè)計(jì)與調(diào)試經(jīng)驗(yàn)，總結(jié)以下注意要點(diǎn)：
1. 在元件布局時(shí)，盡量使差分線路最短，以縮短差分線走線距離（√為合理的方式，×為不合理方式）；

2. 優(yōu)先繪制差分線，一對(duì)差分線上盡量不要超過(guò)兩對(duì)過(guò)孔（過(guò)孔會(huì)增加線路的寄生電感，從而影響線路的信號(hào)完整性），且需對(duì)稱放置（√為合理的方式，×為不合理方式）；

3. 對(duì)稱平行走線，這樣能保證兩根線緊耦合，避免90°走線，弧形或45°均是較好的走線方式（√為合理的方式，×為不合理方式）；

4. 差分串接阻容，測(cè)試點(diǎn)，上下拉電阻的擺放（√為合理的方式，×為不合理方式）；

5. 由于管腳分布、過(guò)孔、以及走線空間等因素存在使得差分線長(zhǎng)易不匹配，而線長(zhǎng)一旦不匹配，時(shí)序會(huì)發(fā)生偏移，還會(huì)引入共模干擾，降低信號(hào)質(zhì)量。所以，相應(yīng)的要對(duì)差分對(duì)不匹配的情況作出補(bǔ)償，使其線長(zhǎng)匹配，長(zhǎng)度差通常控制在5mil以內(nèi)，補(bǔ)償原則是哪里出現(xiàn)長(zhǎng)度差補(bǔ)償哪里；

五、阻抗匹配

（1）阻抗計(jì)算工具

上面一直提到，差分阻抗。這個(gè)怎么計(jì)算呢？推薦一款阻抗計(jì)算工具??Polar CITS25

1、軟件下載

下載：Polar CITS25 阻抗計(jì)算工具下載

舉個(gè)例子：

我們用一對(duì) 0.006 英寸寬， 1/2 盎司銅厚，間距為 0.01 英寸， FR4 材料作襯底，離地線層 0.005 英寸 （微帶方式）的差分信號(hào)走線的差分阻抗計(jì)算作為例子，銅的厚度 T 為 0.7/1000 英寸。下圖顯示了各參數(shù)。

（單位換算：1Mil=千分之一英寸，約等于0.0254毫米；1 盎司 = 0.0014 英寸=0.7 mil）

H:介質(zhì)厚度(PP片或者板材,不包括銅厚) ?（5）
W:阻抗線下線寬(W2=W1-0.5MIL) ?（6）
W1:阻抗線上線寬(客戶要求的線寬) ?（6）
S:阻抗線間距(客戶原稿) ?（10）
T:成品銅厚 ?（0.7）
Er1:PP片的介電常數(shù)(板材為:4.5 P片4.2) ?（4.2）

2、軟件各個(gè)界面含義

該軟件跟上面軟件不同，但是參數(shù)差不多，僅供參考。 如果想下載下面的軟件，參看：PCB特征阻抗計(jì)算神器Polar SI9000安裝及破解指南

1. 外層單端:Coated Microstrip 1B

H1:介質(zhì)厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(shù)(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
Cer:綠油的介電常數(shù)(我司按3.3MIL)
Zo:由上面的參數(shù)計(jì)算出來(lái)的理論阻值

2.外層差分:Edge-Coupled Coated Microstrip 1B（重點(diǎn)）

H1:介質(zhì)厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(shù)(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
S1:阻抗線間距(客戶原稿)
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
C3:基材上面的綠油厚度(0.50MIL)
Cer:綠油的介電常數(shù)(我司按3.3MIL)

3.內(nèi)層單端:Offset Stripline 1B1A

H1:介質(zhì)厚度(PP片或者光板,不包括銅厚)
Er1:H1厚度PP片的介電常數(shù)(P片4.2MIL)
H2:介質(zhì)厚度(PP片或者光板,不包括銅厚)
Er2:H2厚度PP片的介電常數(shù)(P片4.2MIL)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
T1:成品銅厚
Zo:由上面的參數(shù)計(jì)算出來(lái)的理論阻值

4.內(nèi)層差分:Edge-Couled Offset Stripline 1B1A

H1:介質(zhì)厚度(PP片或者光板,不包括銅厚)
Er1:H1厚度PP片的介電常數(shù)(P片4.2MIL)
H2:介質(zhì)厚度(PP片或者光板,不包括銅厚)
Er2:H2厚度PP片的介電常數(shù)(P片4.2MIL)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
S1:客戶要求的線距
T1:成品銅厚
Zo:由上面的參數(shù)計(jì)算出來(lái)的理論阻值

5.外層單端共面地:Coated Coplanar Waveguide With Ground 1B

H1:介質(zhì)厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(shù)(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
D1:阻抗線到兩邊銅皮的距離
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
Cer:綠油的介電常數(shù)(我司按3.3MIL)
Zo:由上面的參數(shù)計(jì)算出來(lái)的理論阻值

6.外層差分共面地:Diff Coated Coplanar Waveguide With Ground 1B

H1:介質(zhì)厚度(PP片或者板材,不包括銅厚)
Er1:PP片的介電常數(shù)(板材為:4.5 P片4.2)
W1:阻抗線上線寬(客戶要求的線寬)
W2:阻抗線下線寬(W2=W1-0.5MIL)
S1:阻抗線間距(客戶原稿)
D1:阻抗線到銅皮的距離
T1:成品銅厚
C1:基材的綠油厚度(我司按0.8MIL)
C2:銅皮或走線上的綠油厚度(0.5MIL)
C3:基材上面的綠油厚度(0.50MIL)
Cer:綠油的介電常數(shù)(我司按3.3MIL)
Zo:由上面的參數(shù)計(jì)算出來(lái)的理論阻值

（2）阻抗匹配

參看：PCB阻抗設(shè)計(jì)參考

參看：PCB跡線的阻抗控制技術(shù)

參看：PCB阻抗匹配總結(jié)

確實(shí)，一開(kāi)始我也以為阻抗是寫到 PCB 制版要求里，然后讓制版廠來(lái)做的。

從上面的例子中就可以看到它與?差分線的線寬、線間距、介質(zhì)厚度、成品銅厚、介電常數(shù)、疊層結(jié)構(gòu)?等有關(guān)。

差分線的線寬、線間距，這些都是在 PCB 規(guī)則里設(shè)置好的。只不過(guò)以前不曉得，為什么要設(shè)置成線寬 6 mil，間距 8 mil 等等這樣的要求，還以為只是與制版價(jià)格有關(guān)呢。現(xiàn)在看來(lái)，它還和阻抗大小有關(guān)的！！

1、線寬、線間距規(guī)則設(shè)置

線寬：（最小線寬 5mil）

差分線間距：（差分線最小間距 10mil）

其他信號(hào)線間距：（最小線寬 7.5mil）

2、查看板卡厚度和疊層結(jié)構(gòu)

參看：Altium Designer -- 查看板子厚度

在 Design--Layer Stack Manager--thickness

（3）傳輸線阻抗計(jì)算中的有關(guān)問(wèn)題

上面參看的文檔，講的真好，看了一遍受益匪淺。不過(guò)內(nèi)容較多，不一一分析了，下面只看一部分。 結(jié)合目前我公司 PCB 板加工廠家的工藝能力，在用 polar 公司阻抗計(jì)算器 CITS25 計(jì)算PCB 板上跡線特性阻抗時(shí)，對(duì)影響 PCB 板跡線控制阻抗的幾個(gè)相關(guān)參數(shù)分述如下：

1、 銅層厚度

銅層厚度代表了 PCB 跡線的高度 T。內(nèi)層銅箔通常情況下用到 1 OZ（厚度為 35 微米），也有在電源層要流過(guò)大電流時(shí)用到 2OZ（厚度為 70 微米）。外層銅箔常用 1/2 OZ(18 微米)，但由于經(jīng)過(guò)板鍍和圖形電鍍最終成品外層銅厚將達(dá)到48 微米（實(shí)際計(jì)算時(shí)用該值），設(shè)計(jì)成其他銅厚將較難控制銅厚厚度公差。若外層使用 1OZ銅箔，則最終銅厚將達(dá)到 65 微米。

2、 PCB 板跡線的上下線寬

由于側(cè)蝕的影響， PCB 跡線的截面為一梯形，上下線寬差距以 1mil 來(lái)計(jì)算，其中下線寬=要求線寬，而上線寬=要求線寬-1mil。

3、 阻焊層

阻焊層厚度按 10um 為準(zhǔn)（選擇蓋阻焊模式），但有機(jī)印后將會(huì)有所增厚，但其變化將基本不會(huì)帶來(lái)阻抗值的變化。

4、 介質(zhì)厚度

常用板材（芯板）： (mm OZ/OZ *表示其數(shù)值為不包括銅箔厚度的芯板厚度) 0.13* 1/1 0.21* 1/1 0.25* 1/1 0.36* 1/1 0.51* 1/1 0.71* 1/1 0.80* 1/1 1.0 1/1 1.2 1/1 1.6 0.5/0.5 1.6 1/1 1.6 2/2 2.0 1/1 2.0 2/2 2.4 1/1 3.0 1/1 3.2 1/1 芯板在計(jì)算控制阻抗時(shí)的實(shí)際厚度：

常用半固化片： (mm/mil) 7628： 0.175/6.9 2116： 0.11/4.3 1080： 0.066/2.6 實(shí)際計(jì)算厚度時(shí)注意半固化片隨著兩面線路結(jié)構(gòu)不同而有所不同：（mil）
其中 GND 層包括銅面積占 80%以上的線路層。如果介質(zhì)在 HOZ 和 1OZ 銅箔之間，其厚度按 HOZ 情況計(jì)算。

5、 介電常數(shù)

● Er 的值是線路板材質(zhì)的絕緣常數(shù)（介電常數(shù)）， 它對(duì)于線路的特性阻抗值而言是一個(gè)重要的組成部分。設(shè)計(jì)廠商因此有時(shí)會(huì)指定跡線阻抗值并依賴于線路板制造商來(lái)控制流程，以使跡線阻抗?jié)M足設(shè)計(jì)廠商指定的技術(shù)規(guī)范。 ● 跡線的控制阻抗與板材介電常數(shù)的平房根成反比。 ● 通過(guò)板材供應(yīng)商提供的板材阻抗范圍為 4.2~5.2，而 POLAR 公司建議單端采用 4.2，而差分若兩線間距小會(huì)有所影響則建議采用 4.7。 ● 根據(jù)一年多來(lái)各阻抗實(shí)驗(yàn)及生產(chǎn)板，我公司選用 4.2 進(jìn)行計(jì)算能符合要求。 ● 由于介電常數(shù)與板材型號(hào)和信號(hào)頻率有相關(guān)性， 請(qǐng)?jiān)O(shè)計(jì)人員能充分考慮該影響。如：高頻板材有介電常數(shù) 2.5 等。

（4）傳輸線阻抗控制典型應(yīng)用總結(jié)

我們的制版要求，如果需要差分阻抗，一般會(huì)有這幾個(gè)選項(xiàng)： 層數(shù)：4 板厚1.6mm，整板噴錫工藝。 阻抗匹配 目錄中的圖片信號(hào)需要100歐姆差分阻抗匹配。 嚴(yán)格禁止修改PCB圖的任何東西的。 則 1.6mm 厚度的 4 層 PCB 板加工，建議做阻抗設(shè)計(jì)的時(shí)候按照 1.5mm 厚度進(jìn)行設(shè)計(jì)，剩下 0.1mm 厚度留給工廠作為其他工藝要求用（后制誠(chéng)厚度，綠油、絲印等）。 板厚 1.5mm（采用 1.2 35/35 的芯板，其余兩個(gè)介質(zhì)層為 2116）。
L1/L4 層差分信號(hào)(阻抗控制為 100?)的線寬/間距可以為 5/5、 5/6、 6/7、 6/8、 6/9(mil/mil) L1/L4 層差分信號(hào)(阻抗控制為 75?)的線寬/間距可以為 10/7、 10/6、 11/9、 11/10、10/11(mil/mil)① 計(jì)算單端阻抗和差分阻抗的界面分別如下圖一和圖二：
L1 和 L2 層、 L3 和 L4 層之間的介質(zhì)層用 2116，模式為 Copper/Gnd(HOZ)， 所以 厚度 H=4.6mil，介電常數(shù)為 4.5，外層銅厚為 1OZ(1.9mil)。 實(shí)際板厚： 0.01+0.048+0.12+1.2+0.12+0.048+0.01=1.556mm。② 注 1：此處差分信號(hào)表示方式線寬/間距中的間距指的是兩條差分線內(nèi)側(cè)邊到邊的距離，在 Allegro 中設(shè)置布線規(guī)則中也使用內(nèi)側(cè)邊到邊的距離， 但在有些參考中用的是兩條差分線中心到中心的距離， 在應(yīng)用時(shí)要注意加以區(qū)別。 例： 8/8(mil/mil)的差分線如果間距是用內(nèi)側(cè)邊到邊的距離表示，則差分線中心到中的間距表示為 8/16(mil/mil)。 注 2： 實(shí)際板厚計(jì)算中 0.01 代表的時(shí) PCB 板表面的阻焊層， 阻焊層不會(huì)影響控制阻抗，單會(huì)影響 PCB 板的整體厚度。 其他層自行查看，不過(guò)層結(jié)構(gòu)值得看一下： 四層板：最常用的信號(hào)疊層順序?yàn)?Sig/Gnd/Power/Sig 六層板：較容易實(shí)現(xiàn)阻抗控制的的信號(hào)疊層順序?yàn)?Sig/Gnd/Sig/Sig/Power/Sig 六層板：還有一種結(jié)構(gòu)不對(duì)稱的疊層順序經(jīng)常用道： Sig/Gnd/Sig/Gnd/Power/Sig 八層板：對(duì)稱結(jié)構(gòu)Sig/Gnd/Sig/Gnd/Power/Sig/Gnd/Sig 十層板：信號(hào)順序 Sig/Gnd/Sig/Sig/Gnd/Gnd/Sig/Sig/Gnd/Sig(結(jié)構(gòu)對(duì)稱) 十二層板：信號(hào)順序Sig/Gnd/Sig/Gnd/Sig/Gnd/Gnd/Sig/Gnd/Sig/Gnd/Sig 或參看：Altium Designer -- PCB 疊層設(shè)計(jì)

（5）總結(jié)

阻抗計(jì)算參數(shù)與阻抗影響關(guān)系：

1. ?H介質(zhì)層厚度 ? ? H與Zo成正比，H值越大，Zo越大； 2. ?W1線寬 ?? W1與Zo成反比，W1值越大，Zo越小； 3. ?T 銅厚 ? ?? T與Zo成反比，T值越大，Zo越小； 4. ?Er 介電常數(shù) ? ?? Er與Zo成反比，Er值越大，Zo越小； 5. ?S差動(dòng)阻抗線間距 ? ? S與Zo成正比，S值越大，Zo越大；

主要通過(guò)下面的途徑對(duì)阻抗設(shè)計(jì)進(jìn)行微調(diào)：

◆ 調(diào)整阻抗控制線寬、間距； ◆ 調(diào)整介質(zhì)層厚度。

總結(jié)：

阻抗控制線寬、間距、疊層結(jié)構(gòu)，這些是硬件工程師在 PCB 設(shè)計(jì)時(shí)設(shè)置的，一般制版時(shí)要求嚴(yán)格禁止修改PCB圖的任何東西的。至于介電常數(shù)、介質(zhì)厚度、成品銅厚，這些是與材質(zhì)有關(guān)，這就是PCB 加工廠家的事了。

總結(jié)

以上是生活随笔為你收集整理的Altium Designer -- 差分布线和阻抗匹配的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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