這套面試題，是N年前面試的時候遇到的，貼出來共享一下。它的回答可能不太準確，只作參考即可。

參看：PCB布線面試題(一)

1、如何處理實際布線中的一些理論沖突的問題

問：在實際布線中，很多理論是相互沖突的；例如：?1。處理多個模/數地的接法：理論上是應該相互隔離的，但在實際的小型化、高密度布線中，由于空間的局限或者絕對的隔離會導致小信號模擬地走線過長，很難實現理論的接法。我的做法是：將模/數功能模塊的地分割成一個完整的孤島，該功能模塊的模/數地都連接在這一個孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？2。理論上晶振與CPU的連線應該盡量短，由于結構布局的原因，晶振與CPU的連線比較長、比較細，因此受到了干擾，工作不穩定，這時如何從布線解決這個問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請問如何解決這些沖突？

答：1. 基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的 地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。

2. 晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿足loop gain與phase的規范, 而這模擬信號的振蕩規范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。

3. 確實高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。

采用 IC集成電路ADUM1201ARZ SOP8 ADI數字隔離器，將數模隔離。

2。在高速設計中，如何解決信號的完整性問題？差分布線方式是如何實現的？對于只有一個輸出端的時鐘信號線，如何實現差分布線？

答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side 實現的方式較多。 要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的。

參看：Altium Designer -- 差分布線原則

參看：阻抗匹配 （待補充）！！

3。關于高速差分信號布線

問：在pcb上靠近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認為這樣會增大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？

答：會使高頻信號能量衰減的原因一是導體本身的電阻特性 (conductor loss), 包括集膚效應(skin effect), 另一是介電物質的dielectric loss。這兩種因子在電磁理論分析傳輸線效應(transmission line effect)時, 可看出他們對信號衰減的影響程度。差分線的耦合是會影響各自的特性阻抗, 變的較小, 根據分壓原理(voltage divider)這會使信號源送到線上的電壓小一點。 至于, 因耦合而使信號衰減的理論分析我并沒有看過, 所以我無法評論。 對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。 若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 差分阻抗的計算是 2(Z11 – Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因為耦合而產生的阻抗, 與線距有關。 所以, 要設計差分阻抗為100歐姆時, 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。

4。問：要提高抗干擾性，除了模擬地和數字地分開只在電源一點連接，加粗地線和電源線外，希望專家給一些好的意見和建議！

答：除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數字電路共享電源, 最好要加濾波線路。 另外, 數字信號和模擬信號不要有交錯, 尤其不要跨過分割地的地方(moat)。

5。 關于高速PCB設計中信號層空白區域敷銅接地問題

問：在高速PCB設計中，信號層的空白區域可以敷銅，那么多個信號層的敷銅是都接地好呢， 還是一半接地，一半接電源好呢？

答：一般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特 性阻抗， 例如在dual stripline的結構時。

6。 高速信號線的匹配問題

問：在高速板(如p4的主板)layour，為什么要求高速信號線(如cpu數據，地址信號線）要匹配? 如果不匹配會帶來什么隱患？其匹配的長度范圍（既信號線的時滯差）是由什么因素決定的，怎樣計算？

答：要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(transmission line effect)所引起的反射(reflection)影響到信號完整性(signal integrity)和延遲時間(flight time)。也就是說如果不匹配，則信號會被反射影響其質量。所有走線的長度范圍都是根據時序(timing)的要求所訂出來的。影響信號延遲時間的因素很多，走線長度只是其一。P4要求某些信號線長度要在某個范圍就是根據該信號所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長度的允許誤差。 至于， 上述兩種模式時序的計算， 限于時間與篇幅不方便在此詳述， 請到下列網址http://developer.intel.com/design/Pentium4/guides 下載”Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide”。 其中 “Methodology for Determining Topology and Routing Guideline”章節內有詳述。

7。 問： 在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎?添加測試點會不會影響高速信號的質量？

答：一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規范是否符合測試機具的要求。另外，如果走線太密且加測試點的規范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

8。如何選擇PCB板材?如何避免高速數據傳輸對周圍模擬小信號的高頻干擾,有沒有一些設計的基本思路? 謝謝

答：選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損dielectric loss會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加 ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。

9。眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanical，keepoutlayer,topoverlay, bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer 這些層不知道它們的確切含義。希望您指教。

答：在EDA軟件的專門術語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。

Mechnical: 一般多指板型機械加工尺寸標注層

Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區域。這幾個限制可以獨立分開定義。
Topoverlay: 無法從字面得知其意義。多提供些訊息來進一步討論。

Bottomoverlay: 無法從字面得知其意義。可多提供些訊息來進一步討論。

Toppaste: 頂層需要露出銅皮上錫膏的部分。

Bottompaste: 底層需要露出銅皮上錫膏的部分。

Topsolder: 應指頂層阻焊層，避免在制造過程中或將來維修時可能不小心的短路 Bottomsolder: 應指底層阻焊層。

Drillguide: 可能是不同孔徑大小，對應的符號，個數的一個表。

Drilldrawing: 指孔位圖，各個不同的孔徑會有一個對應的符號。

Multilayer: 應該沒有單獨這一層，能指多層板，針對單面板和雙面板而言。

10。一個系統往往分成若干個PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導致形成許許多多的環路，產生諸如低頻環路噪聲，不知這個問題如何解決？

答：各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。

11。（1）能否提供一些經驗數據、公式和方法來估算布線的阻抗。（2）當無法滿足阻抗匹配的要求時，是在信號線的末端加并聯的匹配電阻好，還是在信號線上加串聯的匹配電阻好。（3）差分信號線中間可否加地線

答： 1.以下提供兩個常被參考的特性阻抗公式：

? ?a.微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。 ? b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。最好還是用仿真軟件來計算比較準確。

2.選擇端接(termination)的方法有幾項因素要考慮: a.信號源(source driver)的架構和強度。 b.功率消耗(power consumption)的大小。 c.對時間延遲的影響，這是最重要考慮的一點。所以，很難說哪一種端接方式是比較好的。

3.差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

12。 能介紹一些國外的目前關于高速PCB設計水平、加工能力、加工水平、加工材質以及相關的技術書籍和資料嗎？

答：現在高速數字電路的應用有通信網路和計算機等相關領域。在通信網路方面，PCB板的工作頻率已達GHz上下，迭層數就我所知有到40層之多。計算機相關應用也因為芯片的進步，無論是一般的PC或服務器(Server)，板子上的最高工作頻率也已經達到400MHz (如Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產。以下提供幾本不錯的技術書籍：

?1.Howard W. Johnson，“High-Speed Digital Design –Handbook of Black Magic”；

2.Stephen H. Hall，“High-Speed Digital System Design”；

3.Brian Yang，“Digital Signal Integrity”；

13. 有關柔性電路板的設計與加工

我公司打算采用柔性電路板設計來解決小型成像系統中信號傳送和電路板互接的問題。請問剛柔板設計是否需要專用設計軟件與規范？另外國內何處可以承接該類電路板加工？

答: 可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給?FPC?廠商生產。由于制造的工藝和一般PCB不同，各個廠商會依據他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產的廠商可上網”FPC”當關鍵詞查詢應該可以找到。

14. PCB的布線調整

問: 因覺機器布的不如意,調整起來反而費時。我一般是用的手工布線,現在搞的PCB板多半要用引腳密度較大的貼片封裝芯片,而且帶總線的 (ABUS,DBUS,CBUS等),因工作頻率較高,故引線要盡可能短.自然的就是很密的信號線勻布在小范圍面積的板子上。我現感覺到花的時間較多的是調整這些密度大的信號線, 一是調整線間的距離,使之盡可能的均勻。因為在布線的過程中,一般的都時不時的要改線。每改一次都要重新均勻每一根已布好的線的間距。越是布到最后，這種情況越是多。二是調整線的寬度,使之在一定寬度中盡可能的容下新増加的線。一般一條線上有很多彎曲,一個彎就是一段,手工調整只能一段一段地調整,調整起來也費時間。我想如果在布線的過程中,能按我的思路先粗粗地手工拉線,完了以后, 軟件能從這兩個方面幫我自動地調整?；蚴羌幢阋巡纪?#xff0c;如要改線，也是粗粗地改一下，然后讓軟件調整。甚至，到最后我覺的需要調整元件的封裝，也就是說整片布線都需要調整，都讓軟件來干。那樣就要快多了.我用的是Protel98。我知道這軟件能做自動均勻調整元件封裝的距離而不能自動調整線距和線寬?？赡苁瞧渲械囊恍┕δ芪疫€不會用,或是有其他什么辦法,在此請教一下。

答：線寬和線距是影響走線密度其中兩個重要的因素。一般在設計工作頻率較高的板子時，布線之前需要先決定走線的特性阻抗。在PCB迭層固定的情況下，特性阻抗會決定出符合的線寬。而線距則和串擾(Crosstalk) 大小有絕對的關系。最小可以接受的線距決定于串擾對信號時間延遲與信號完整性的影響是否能接受。這最小線距可由仿真軟件做預仿真(pre- simulation)得到。也就是說，在布線之前，需要的線寬與最小線距應該已經決定好了，并且不能隨意更動，因為會影響特性阻抗和串擾。這也是為什幺大部分的EDA布線軟件在做自動布線或調整時不會去動線寬和最小線距。如果這線寬和最小線距已經設定好在布線軟件，則布線調整的方便與否就看軟件繞線引擎的能力強弱而定。如果您對蔽公司Expedition有興趣試看看我們的繞線引擎，

15. 關于高速數字PCB

請問適當選擇PCB與外殼接地的點的原則是什么？另外，一般PCB LAYOUT工程師總是根據DESIGN GUIDE/LAYOUT GUIDELINE做，我想了解一般制定GUIDE的是硬件/系統工程師，還是資深PCB工程師？誰應該對板級系統的性能負主要責任。謝謝！

答： 與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。誰應該負責制定guideline可能每個公司有不同的情況而有不同安排。Guideline的制定必須對整個系統、芯片、電路動作原理有充分的了解，才能制定出符合電氣規范且可實現的guideline。所以，以我個人的觀點，硬件系統工程師似乎較適合這個角色。當然，資深PCB工程師可以提供在實際實現時的經驗，使得這guideline可以實現的更好。

16．電路板DEBUG應從那幾個方面著手。

問：請問板子設計好，生產出來，DEBUG 應從那幾個方面著手。

答：就數字電路而言，首先先依序確定三件事情：

1.確認所有電源值的大小均達到設計所需。有些多重電源的系統可能會要求某些電源之間起來的順序與快慢有某種規范。

2.確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。

3.確認reset信號是否達到規范要求。

這些都正常的話，芯片應該要發出第一個周期(cycle)的信號。接下來依照系統運作原理與bus protocol來debug。

17．現在常用的電子PCB設計軟件如何滿足電路抗干擾的要求?

問： 現在有哪些PCB設計軟件,如何用PROTEL99合理的設計符合自己要求的PCB.比如如何滿足高頻電路的要求,如何考慮電路滿足抗干擾的要求?

答：我沒有使用Protel的經驗，以下僅就設計原理來討論。

高頻數字電路主要是考慮傳輸線效應對信號質量與時序(timing)的影響。如特性阻抗的連續與匹配，端接方式的選擇，拓樸(topology)方式的選擇，走線的長度與間距，時鐘(或strobe)信號skew的控制等。

如果器件已經固定，一般抗干擾的方式是拉大間距或加ground guard traces

18．關于lvds信號的布線

問： 對于lvds低壓差分信號，原則上是布線等長、平行，但實際上較難實現，是否能提供一些經驗？

答 差分信號布線時要求等長且平行的原因有下列幾點：

1.平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續。

2. 等長的目的是想要確保時序(timing)的準確與對稱性。因為差分信號的時序跟這兩個信號交叉點(或相對電壓差值)有關，如果不等長，則此交叉點不會出現在信號振幅(swing amplitude)的中間，也會造成相鄰兩個時間間隔(time interval)不對稱，增加時序控制的難度。

3.不等長也會增加共模(common mode)信號的成分，影響信號完整性(signal integrity)。

19： 問：在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設計中的技巧?

答：在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：

1.控制走線特性阻抗的連續與匹配。

2.走線間距的大小。一般?？吹降拈g距為兩倍線寬?？梢酝高^仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。

3.選擇適當的端接方式。

4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。

5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。

在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

20．電源濾波的講究

問：請問，模擬電源處的濾波經常是用LC電路。但是，我發現有時LC比RC濾波效果差，請問這是為什么，濾波時選用電感，電容值的方法是什么？

答; LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripple noise)。

電容值則和所能容忍的紋波噪聲規范值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。

另外，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩定度的影響。

21. 多個數/模地的接法

問：當一塊PCB板中有多個數/模功能塊時，常規做法是要將數/模地分開，并分別在一點相連。這樣，一塊 PCB板上的地將被分割成多塊，而且如何相互連接也大成問題。但有人采用另外一種辦法，即在確保數/模分開布局，且數/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數/模地都連到這個地平面上，這樣做有何道理，請專家指教。

答：將數/模地分開的原因是因為數字電路在高低電位切換時會在電源和地產生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數字區域電路所產生的噪聲較大而模擬區域的電路又非常接近，則即使數模信號不交叉，模擬的信號依然會被地噪聲干擾。也就是說數模地不分割的方式只能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。另外，數模信號走線不能交叉的要求是因為速度稍快的數字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數字信號的源頭，若數模信號走線交叉，則返回電流所產生的噪聲便會出現在模擬電路區域內

22．線路板設計與EMC！

問：線路板設計如果考慮EMC，必定提高不少成本。請問如何盡可能的答道EMC要求，又不致帶太大的成本壓力？謝謝。

答： PCB板上會因EMC而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統通過EMC的要求。以下僅就PCB板的設計技巧提供幾個降低電路產生的電磁輻射效應。

1、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產生的高頻成分。
2、注意高頻器件擺放的位置，不要太靠近對外的連接器。

3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。

4、在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的噪聲。特別注意電容的頻率響應與溫度的特性是否符合設計所需。

5、對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassis ground。

6、可適當運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。

7、電源層比地層內縮20H，H為電源層與地層之間的距離。

23．GSM 手機PCB設計

問 ： 請問專家GSM手機PCB設計有什么要求和技巧?

答： 手機PCB設計上的挑戰在于兩個地方：一是板面積小，二是有RF的電路。因為可用的板面積有限，而又有數個不同特性的電路區域，如RF電路、電源電路、 話音模擬電路、一般的數字電路等，它們都各有不同的設計需求。

1、首先必須將RF與非RF的電路在板子上做適當的區隔。因為RF的電源、地、及阻抗設計規范較嚴格。

2、因為板面積小，可能需要用盲埋孔(blind/buried via)以增加走線面積。

3、注意話音模擬電路的走線，不要被其它數字電路，RF電路等產生串擾現象。 除了拉大走線間距外，也可使用ground guard trace抑制串擾。

4、適當做地層的分割， 尤其模擬電路的地要特別注意，不要被其它電路的地噪聲干擾。

5、注意各電路區域信號的回流電流路徑(return current path)， 避免增加串擾的可能性。

24：pcb設計中需要注意哪些問題？

答：PCB設計時所要注意的問題隨著應用產品的不同而不同。就象數字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個要注意的原則。

1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會影響信號品質，甚至電磁輻射問題。

2、電源和地相關的走線與過孔(via)要盡量寬，盡量大。

3、不同特性電路的區域配置。良好的區域配置對走線的難易，甚至信號質量都有相當大的關系。

4、要配合生產工廠的制造工藝來設定DRC (Design Rule Check)及與測試相關的設計(如測試點)。其它與電氣相關所要注意的問題就與電路特性有絕對的關系，例如，即便都是數字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長短而定。

25．有關高速PCB設計中的EMC、EMI問題

問：在高速PCB設計時我們使用的軟件都只不過是對設置好的EMC、EMI規則進行檢查，而設計者應該從那些方面去考慮EMC、EMI的規則呢？怎樣設置規則呢我使用的是CADENCE公司的軟件。

答：一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方面. 前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.

一個好的EMI/EMC設計必須一開始布局時就要考慮到器件的位置, PCB迭層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事后解決則會事倍功半, 增加成本. 例如時鐘產生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層并注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路面積盡量小(也就是回路阻抗loop impedance盡量小)以減少輻射. 還可以用分割地層的方式以控制高頻噪聲的范圍. 最后, 適當的選擇PCB與外殼的接地點(chassis ground)。

26．關于PCB設計中的阻抗匹配問題

問：在高速PCB設計時為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續性而仿真又仿不到，在原理圖的設計時怎樣來考慮這個問題？另外關于IBIS模型，不知在那里能提供比較準確的IBIS模型庫。我們從網上下載的庫大多數都不太準確，很影響仿真的參考性。

答：在設計高速PCB電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關系，例如是走在表面層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的限制而無法考慮到一些阻抗不連續的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。

IBIS模型的準確性直接影響到仿真的結果?；旧螴BIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉換而得 (亦可采用測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進而轉換后的IBIS模型內之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準確， 只能不斷要求該廠商改進才是根本解決之道。

27． PCB設計工具比較

問：請問就你個人觀點而言：針對模擬電路（微波、高頻、低頻）、數字電路（微波、高頻、低頻）、模擬和數字混合電路（微波、高頻、低頻），目前PCB設計哪一種EDA工具有較好的性能價格比（含仿真）？可否分別說明。

答：限于本人應用的了解，無法深入地比較EDA工具的性能價格比，選擇軟件要按照所應用范疇來講，我主張的原則是夠用就好。

常規的電路設計，INNOVEDA 的?PADS?就非常不錯，且有配合用的仿真軟件，而這類設計往往占據了70%的應用場合。在做高速電路設計，模擬和數字混合電路，采用Cadence的解決方案應該屬于性能價格比較好的軟件，當然Mentor的性能還是非常不錯的，特別是它的設計流程管理方面應該是最為優秀的。

以上觀點純屬個人觀點！

28．關于數/模分開布局與智能布局

問：當一個系統中既存在有RF小信號，又有高速時鐘信號時，通常我們采用數/模分開布局，通過物理隔離、濾波等方式減少電磁干擾，但是這樣對于小型化、高集成以及減小結構加工成本來說當然不利，而且效果仍然不一定滿意，因為不管是數字接地還是模擬接地點，最后都會接到機殼地上去，從而使得干擾通過接地耦合到前端，這是我們非常頭痛的問題，想請教專家這方面的措施。

答：既有RF小信號，又有高速時鐘信號的情況較為復雜，干擾的原因需要做仔細的分析，并相應的嘗試用不同的方法來解決。要按照具體的應用來看，可以嘗試一下以下的方法。

0：存在RF小信號，高速時鐘信號時，首先是要將電源的供應分開，不宜采用開關電源，可以選用線性電源。

1：選擇RF小信號，高速時鐘信號其中的一種信號，連接采用屏蔽電纜的方式，應該可以。

2：將數字的接地點與電源的地相連（要求電源的隔離度較好）,模擬接地點接到機殼地上。

3：嘗試采用濾波的方式去除干擾。

29、單位換算

100mil?=?2.54mm

1mm?=?40mil

總結

以上是生活随笔為你收集整理的Altium Designer -- PCB布线面试题（转）的全部內容，希望文章能夠幫你解決所遇到的問題。

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