文章目錄

• 0、引言
• 1、第一天
• • 1、chip planner
  • 2、計(jì)算題
• 2、第二天

0、引言

本篇文章用于總結(jié)之前學(xué)習(xí)的time quest，并且我已經(jīng)能夠利用公式，計(jì)算出slack了，并能夠根據(jù)setup slack來更改優(yōu)化代碼了。時(shí)光由隔了1個(gè)月，時(shí)序分析的路沒有終點(diǎn)，本篇文章是對之前兩篇的總結(jié)，然后time quest就暫告一段落了，以后隨著學(xué)習(xí)IO約束等深入學(xué)習(xí)再來繼續(xù)補(bǔ)充。目前的兩篇已經(jīng)能夠解決大多數(shù)問題了。




https://blog.csdn.net/ciscomonkey/article/details/88046646

1、第一天

1、chip planner

只有在filter（布線）編譯后，chip pannner里面才會(huì)完成布線。

其中黑色區(qū)域代表不可用，藍(lán)色區(qū)域時(shí)刻用的，且藍(lán)色越深說明使用的邏輯量越大，而一個(gè)長的方框就代表一個(gè)LAB，一個(gè)LAB里面有存在著16個(gè)LE，如下圖，其中紅色代表使用了寄存器，淺藍(lán)色代表使用了LUT，而LUT正是組合邏輯，所有的組合邏輯都是靠LUT（查找表）來實(shí)現(xiàn)的。


使用專門的時(shí)鐘管腳，而不自己分頻產(chǎn)生時(shí)鐘，FPGA使用PLL來產(chǎn)生全局時(shí)鐘、或者專門的時(shí)鐘管腳，保證了到達(dá)每個(gè)LAB的路徑幾乎都是一樣的，減小了clock skew。

2、計(jì)算題

從fpga時(shí)鐘管腳到達(dá)PLL的內(nèi)部走線延時(shí)=2ns
從PLL輸出時(shí)鐘端到REG1的延時(shí)=2.5ns
從PLL輸出時(shí)鐘端到REG2的延時(shí)=1.5ns
數(shù)據(jù)到數(shù)據(jù)路徑=3ns
Tcycle=8ns
Tsetup=0.5ns
Thold=0.5ns
求建立時(shí)間余量Tsslack?保持時(shí)間余量Thold
Tslack=1.5ns+8-0.5-(2.5+3)=9-5.5=3.5ns
Thold=2.5+8+3-（1.5+8+0.5）=3.5ns

以上計(jì)算只要理解了必備公式和示意圖是非常簡單的。

2、第二天

總結(jié)

以上是生活随笔為你收集整理的彻底理解Intel FPGA时序约束---最后总结（三）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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