晶体管逻辑芯片设计微缩图形化
晶體管邏輯芯片設(shè)計(jì)微縮圖形化
伴隨著晶體管大小不斷逼近原子的物理體積極限，傳統(tǒng)摩爾定律下的2D微縮技術(shù)不再能同時(shí)改善芯片的性能、功率、面積成本和上市時(shí)間(即：PPACt)，晶體管設(shè)計(jì)、互連微縮、圖形化和設(shè)計(jì)技術(shù)協(xié)同優(yōu)化(DTCO)成為橫亙?cè)谶壿嬑⒖s道路上的三座大山。邏輯芯片，電子產(chǎn)品中主要的處理引擎，功耗和性能對(duì)其至關(guān)重要。
本文圍繞晶體管設(shè)計(jì)、互連微縮以及圖形化和設(shè)計(jì)技術(shù)協(xié)同化等方面進(jìn)行了系統(tǒng)分析。
邏輯芯片，電子產(chǎn)品中主要的處理引擎，功耗和性能對(duì)其至關(guān)重要。以蘋果A14芯片為例，這顆采用5nm節(jié)點(diǎn)工藝制造的芯片，擁有約120億個(gè)晶體管和240億個(gè)晶體管觸點(diǎn)，7個(gè)閾值電壓的設(shè)計(jì)確保了產(chǎn)品的高性能、高可靠性和長(zhǎng)續(xù)航能力。
圖1：蘋果A14芯片擁有約120億個(gè)晶體管和240億個(gè)晶體管觸點(diǎn)。
伴隨著晶體管大小不斷逼近原子的物理體積極限，傳統(tǒng)摩爾定律下的2D微縮技術(shù)不再能同時(shí)改善芯片的性能、功率、面積成本和上市時(shí)間(即：PPACt)，晶體管設(shè)計(jì)、互連微縮、圖形化和設(shè)計(jì)技術(shù)協(xié)同優(yōu)化(DTCO)成為橫亙?cè)谶壿嬑⒖s道路上的三座大山。需要綜合地采用多種方法，包括新的系統(tǒng)架構(gòu)、新的3D結(jié)構(gòu)、新型材料、縮小晶體管尺寸等新方法，以及能以新方式連接芯片的先進(jìn)封裝方案。
01 晶體管設(shè)計(jì)
了解FinFET晶體管架構(gòu)的人士都知道，FinFET包括三個(gè)主要模塊：溝道和淺溝槽隔離、高K金屬柵極(HKMG)和晶體管源極/漏極電阻。為了達(dá)到最佳性能，常常通過調(diào)整各種物理參數(shù)來提高晶體管的開關(guān)速度，如鰭片高度、溝道柵極長(zhǎng)度、溝道電子遷移率、開關(guān)時(shí)使用的閾值電壓和幫助控制開關(guān)通斷狀態(tài)的柵極氧化物厚度等等。
圖2：FinFET的主要模塊是溝道和淺溝槽隔離(1)、高K金屬柵極(2)和晶體管源極/漏極電阻(3)
在溝道和淺溝槽隔離模塊中，業(yè)界之前的做法是在多個(gè)技術(shù)節(jié)點(diǎn)上增加鰭片高度并減小鰭片寬度以提高速度。然而，由于需要放置在鰭片之間的隔離氧化物會(huì)引起應(yīng)變，鰭片越高、越窄，在制造過程中就越容易彎曲。這種彎曲會(huì)導(dǎo)致反作用應(yīng)變，進(jìn)而降低電子遷移率并影響閾值電壓，由此增加晶體管的可變性。
圖3：隨著FinFET不斷擴(kuò)容，形成晶體管柵極的鰭片變得越來越高、越來越窄，使得在制造過程中變得更加脆弱、更加容易彎曲，因此降低了性能和功率效率
在金屬疊層非常復(fù)雜的HKMG模塊中，包括界面層、高K層和金屬柵極層在內(nèi)的疊層數(shù)量最多可達(dá)七層。其中，界面和高K兩層的微縮對(duì)于減少柵極氧化物至關(guān)重要，因?yàn)槟芊裉岣呔w管驅(qū)動(dòng)電流將取決于此。但現(xiàn)實(shí)的問題是，由于14nm節(jié)點(diǎn)、接口和高K層的微縮速度與其他物理參數(shù)的微縮速度不同，就無法實(shí)現(xiàn)更高的晶體管驅(qū)動(dòng)電流，因此需要能使接口和高K恢復(fù)同步微縮的創(chuàng)新方法。
圖4：高K金屬柵極疊層的橫截面。微縮接口和高K層對(duì)于減少柵極氧化層至關(guān)重要，而減少柵極氧化物會(huì)提高晶體管速度。
晶體管源極/漏極電阻模塊。統(tǒng)計(jì)數(shù)據(jù)顯示，每次新的制程微縮工藝可使每個(gè)節(jié)點(diǎn)的晶體管接觸面積減少了大約25%。面積越小，電阻就越大，金屬觸點(diǎn)和硅晶體管間的接口電阻，以及源極和漏極區(qū)域內(nèi)的外部電阻是主要貢獻(xiàn)因素。
圖5：晶體管接觸電阻的主要貢獻(xiàn)因素是金屬觸點(diǎn)和硅晶體管之間的接口電阻，以及源極和漏極區(qū)域內(nèi)的外部電阻。
于是，業(yè)界正在迅速轉(zhuǎn)向采納一種稱為環(huán)柵(GAA)的新架構(gòu)，其中硅鰭片方向旋轉(zhuǎn)，層層重疊起來。GAA晶體管通過取代基于光刻和刻蝕的傳統(tǒng)控制方法，提供了一種解決鰭片可變性的新途徑。改用外延和選擇性去除可以極其精確地控制鰭片寬度。從性能角度來看，GAA 架構(gòu)可降低可變性，同時(shí)支持柵極長(zhǎng)度微縮，將驅(qū)動(dòng)電流增加10%至15%，同時(shí)降低功耗。
圖6：在環(huán)柵晶體管架構(gòu)中，FinFET基本上旋轉(zhuǎn)到側(cè)面，鰭片寬度控制的方法，從光刻和刻蝕變?yōu)橥庋雍瓦x擇性去除。
02 互相微縮
可能有所不知，在蘋果A14芯片88mm2的面積中，堆疊了超過15層不同尺寸的金屬，銅互連線數(shù)量超過上百億條。如果放任自流，這些互聯(lián)電阻的耗電量就將占到整個(gè)芯片的三分之一，造成75%以上的阻容延遲，晶體管改進(jìn)帶來的好處將會(huì)被完全抵消掉。因此，降低互連電阻成為提高整體器件性能的最佳方法。
但人們對(duì)“互連微縮”常見的一個(gè)誤解，會(huì)想當(dāng)然的認(rèn)為，“既然晶體管性能隨著尺寸微縮提高，互連的金屬部件也理應(yīng)如此。”但事實(shí)上，數(shù)據(jù)顯示，隨著晶體管尺寸的縮小，互連通孔的電阻值會(huì)增加10倍，這不僅會(huì)導(dǎo)致阻容延遲，降低性能，還會(huì)增加功耗。
圖7：互連通孔電阻隨著工藝節(jié)點(diǎn)變小而升高，影響設(shè)備性能和功耗。
互連由兩個(gè)關(guān)鍵金屬部件組成：一是在同一器件層內(nèi)傳輸電流的金屬線；二是在各器件層之間傳輸電流的金屬通孔。下圖展示了典型的銅互連結(jié)構(gòu)中使用的三層薄膜：氮化鉭(TaN)阻擋層沉積在由介電材料制成的側(cè)壁上，附著力良好，可防止銅擴(kuò)散到電介質(zhì)中；接著，鈷(Co)襯底層附著在氮化鉭勢(shì)壘上，方便后續(xù)的銅填充；最后，銅利用“銅回流”工藝沉積到剩余體積中。
圖8：典型銅互連結(jié)構(gòu)的三層薄膜：氮化鉭(白色)、鈷襯里(藍(lán)色)和銅填充材料(橙色)
氮化鉭/銅界面對(duì)通孔總電阻的影響最大，降低電阻的最佳方法是完全消除該界面，但這只能通過開發(fā)選擇性阻擋層沉積工藝，如采用全新的銅回流技術(shù)，或是采用新的向晶體管傳輸功率的方式，如“埋入式電源軌”。
何謂“埋入式電源軌”？如圖9所示，在當(dāng)前的設(shè)計(jì)架構(gòu)中，每個(gè)邏輯芯片都由標(biāo)準(zhǔn)單元組成，標(biāo)準(zhǔn)單元是提供特定邏輯功能的晶體管和互連結(jié)構(gòu)組。每個(gè)單元也都需要空間，用于容納信號(hào)線以及將電流從外部電源傳輸?shù)骄w管的電源軌。但電源軌通常比最小的互連線大3倍，因此是影響單元尺寸的主要因素。
圖9：電源軌通常比最小的互連線大三倍，影響單元尺寸的主要因素。
在通往晶體管的途中，供電網(wǎng)絡(luò)會(huì)穿過芯片的所有金屬層，金屬層數(shù)量可以輕松達(dá)到12個(gè)或以上。這意味著，每通過一層，金屬電阻都會(huì)導(dǎo)致電源電壓顯著下降。目前來看，設(shè)計(jì)人員能夠承受大約10%的累積電壓損失，但由于電阻隨著每個(gè)節(jié)點(diǎn)的縮小而增加，如果沒有新架構(gòu)，配電網(wǎng)絡(luò)可能會(huì)消耗50%的輸入電源電壓。
“埋入式電源軌”架構(gòu)的設(shè)計(jì)，將電源從晶體管下方的硅晶片背面?zhèn)魉偷骄w管單元，帶來三大好處：
? 將電壓損失降低多達(dá)7倍；
? 允許晶體管單元面積微縮20-33%；
? 為信號(hào)線(也會(huì)因微縮而產(chǎn)生電阻)留出更多單元空間。
圖10：具有背面供電網(wǎng)絡(luò)架構(gòu)的新型埋入式電源軌將配電網(wǎng)絡(luò)移動(dòng)到晶體管下方的硅晶片背面。采用這種架構(gòu)，可以進(jìn)一步微縮晶體管單元面積，允許信號(hào)線保持較大尺寸，將電阻保持在較低水平。
03 圖像化和設(shè)計(jì)技術(shù)協(xié)同化
眾所周知，邏輯器件由大量執(zhí)行基本邏輯功能的獨(dú)立邏輯單元組成，每個(gè)單元都有幾個(gè)晶體管柵極，通過金屬線相互連接。從垂直方向上看，柵極間相隔一定距離，稱為“柵極觸點(diǎn)間距”；在水平方向上，金屬線將柵極相互連接，而金屬線間的距離稱為“金屬線間距”。將這兩個(gè)間距相乘，就可以得出每個(gè)單元所占的面積。
在以前，業(yè)內(nèi)使用光刻圖形成像來縮小這些單元，使柵極和布線更薄、更細(xì)，使間距更小，業(yè)內(nèi)稱為“間距微縮”或“本征微縮”，這種方式帶來了巨大收益。然而，隨著工藝節(jié)點(diǎn)的不斷縮小，物理空間迅速消失，導(dǎo)致無法繼續(xù)將柵極和布線拉得更近。同時(shí)，將電氣器件和結(jié)構(gòu)放置在如此接近的位置也會(huì)導(dǎo)致信號(hào)干擾，降低設(shè)備性能和功率特性。
如果通過設(shè)計(jì)技術(shù)協(xié)同優(yōu)化(DTCO)技術(shù)，就能在無需改變光刻工序和間距的前提下降低面積成本，讓邏輯設(shè)計(jì)人員利用新的材料和材料工程技術(shù)發(fā)揮巧妙創(chuàng)意，有望在未來節(jié)點(diǎn)中提供越來越大的整體微縮優(yōu)勢(shì)。
圖11：柵極觸點(diǎn)間距和金屬線間距是決定邏輯密度的關(guān)鍵參數(shù)
可以用“房間改造”的例子類比解釋DTCO。就是在土地面積有限的情況下，不用刻意縮小臥室為辦公室或游戲室騰出空間，而是通過加蓋第二層樓或挖個(gè)地窖實(shí)現(xiàn)。當(dāng)然，這可能需要額外的材料和工程，如承重支撐材料確保結(jié)構(gòu)完整性，或者需要一些挖掘設(shè)備。
同樣的邏輯，通過DTCO，可以在邏輯單元中將晶體管觸點(diǎn)等關(guān)鍵元件從器件側(cè)面移動(dòng)到主動(dòng)區(qū)頂部，然后即可在更小的空間內(nèi)放置更多特征，這就是所謂的“有源柵極上接觸”。此外，“單擴(kuò)散區(qū)切斷”也是邏輯芯片領(lǐng)域的最新發(fā)展成果之一，其中相鄰晶體管之間的雙絕緣結(jié)構(gòu)被換作質(zhì)量更高的單結(jié)構(gòu)以節(jié)省空間。
圖12：通過協(xié)同優(yōu)化減少EUV曝光缺陷數(shù)量
隨著進(jìn)一步微縮，另一個(gè)問題也日益凸顯，EUV圖形化。如果能找到辦法克服這一問題，可以繼續(xù)保持間距微縮的步伐。
理想狀態(tài)下，為了實(shí)現(xiàn)可靠性和良品率，改善功率、性能、面積成本(PPAC)，需要保持邊緣平直、光滑。但實(shí)際上，每個(gè)特征的邊緣都存在粗糙度和不均勻性。在以前，這不是什么大問題，因?yàn)檫吘壷徽继卣鲗挾鹊暮苄∫徊糠?#xff0c;很大程度上可以忽略。然而，隨著繼續(xù)使用EUV進(jìn)行微縮，邊緣最多可以占到線寬的30%，光刻分辨率和線邊緣粗糙度之間的取舍越來越重要。尤其是當(dāng)增加多次圖形化步驟的數(shù)量時(shí)，取舍變得更加重要，因?yàn)槎鄨D形化工序數(shù)量越多，對(duì)非均勻邊緣的負(fù)面影響越大。
圖13：EUV 圖形化的主要挑戰(zhàn)包括局部和跨晶圓臨界尺寸均勻性(CDU)、線邊緣粗糙度(LER)、開路和短路。
有業(yè)內(nèi)專家指出，“導(dǎo)致電氣問題的圖形化缺陷是采取這一路線所面臨的挑戰(zhàn)”。在某些位置，金屬線兩側(cè)的邊緣變化會(huì)產(chǎn)生極為細(xì)小的特征，形成“夾斷”，造成開路。在其它位置，邊緣粗糙度會(huì)導(dǎo)致相鄰的線靠得太近，相互接觸造成短路。
總之，改進(jìn)邏輯器件中的PPACt需要在晶體管、觸點(diǎn)和互連方面同時(shí)進(jìn)行創(chuàng)新。雖然傳統(tǒng)方法日益趨于極限，但可通過新的材料和材料工程技術(shù)實(shí)現(xiàn)新的解決方案。
參考鏈接：
https://www.eet-china.com/news/202108250836.html
總結(jié)
以上是生活随笔為你收集整理的晶体管逻辑芯片设计微缩图形化的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。
