生成DDR_IP




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使用example_design搭建仿真環境
讀readme.txt
\coregen\ddr3_ip\ddr_ip_example_design\simulation\README.txt


例化ddr3_ip core時，下面幾個接口容易忘記改。

msim_setup.tcl 從code\coregen\ddr3_ip_sim\mentor中復制過來，我一般復制到code\sim中
run.do 從code\coregen\ddr3_ip_example_design\simulation\verilog\mentor中復制過來

msim_setup.tcl中更改位置


do文件中加上波形。

1.重新打開modelsim(必須！！！)
2.不需要建立文件，直接file—>change directory 進到sim路徑下
3.運行run.do

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操作DDR3

Avl_size 就是本次突發的個數，當前為一次突發16個
Avl_be為掩碼，全f為所有的都不掩碼
Avl_burstbegin 不管寫請求還是讀請求都只在他們的第一拍拉高。當然讀請求只有一拍

xxx的avl_bridge
在1280x720的這種情況下，一次性寫640個地址。連續寫，連續發640長度的寫請求

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寫debussy文件 .fsdb
進sim文件，直接do run.do
然后 vsim -t ps -L work -L work_lib -L rst_controller -L p2b_adapter -L b2p_adapter -L transacto -L p2b -L b2p -L fifo -L timing_adt -L jtag_phy_embedded_in_jtag_master -L s0_seq_debug_translator -L dmaster_master_translator -L dll0 -L oct0 -L c0 -L dmaster -L s0 -L p0 -L pll0 -L ddr_ip -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cyclonev_ver -L cyclonev_hssi_ver -L cyclonev_pcie_hip_ver $TOP_LEVEL_NAME

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