Vivado2018.3的使用
Vivado版本更新后，與2014.3的使用略微有差別，但工程該有的步驟還是大同小異。
第一步，
打開Vivado2018的界面，清爽了不少。
①可以選擇打開已有工程，或者選擇新建工程

②設置工程名與工程保存路徑。

③選擇RTL Project。

④選擇器件型號。

⑤最后會顯示工程項目摘要。

第二步：
為工程添加的文件：源文件、仿真文件、約束文件等。通過add source添加。

Vivado2018與Vivado2014打開工程的界面相差不大。在2018版本中左側為快捷菜單；中間為source；右側為編輯區，編輯verilog文件或者約束管腳圖形文件等，還可顯示原理框圖等；在下方為信息提示欄，當編輯報錯時，可查看錯誤信息。
源文件：Verilog源程序（**.v）。
仿真文件：測試程序top文件（testbench）。
約束文件：時鐘約束、管腳約束。

第三步：前兩步完成后，選擇Run Simulation進行時序仿真

第四步：當時序仿真無誤時，進行約束文件的編寫（也稱管腳分配，也可以通過圖像化的界面進行分配）
圖像化的界面打開方式：
選中NETLIST ANALYSIS→Open Synthesized Design便可以打開，在上方layout中選擇I/O
Planning，可以看到下方出現了管腳信息，與FPGA管腳一一對應，電平標準等

第五步：Run Implementation。
第六步：生成下載文件。Generate Bitstream
第七步：連接FPGA開發板，進行板上調試。
選擇左側Program and Debug下的Open Hardware Manager，再打開Open Target（確保驅動已安裝），下載.bit文件，右鍵設備，點擊Program。

在Run Implementation之前還可以抓取波形信號（類似于ISE的chipscope仿真）。添加步驟如下：
打開SYNTHESIS下的Open Synthesized Design，出現netlist列表，選中待觀察的信號（比如計數器、led輸出等信號）→右鍵 Mark Debug（在目標.xdc文件中出現被標記的信號與調用的ila仿真核）→ 信號選擇完成后點擊左側或菜單windows下的set up debug → 一直點擊Next直到出現選中的信號列表，此時為待觀察的信號選擇采樣時鐘，右鍵出現clock domain（設置過程注意采樣時鐘的選擇、數據深度2048或4096、勾選capture control等），其他默認→重新生成.bit文件，同時生成.ltx文件（調試文件）。最后進行下載調試。

總結

以上是生活随笔為你收集整理的Vivado2018的使用的全部內容，希望文章能夠幫你解決所遇到的問題。

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