数字后端——ECO
目錄
一、概述?
二、ECO分類
1、按時間節點
1）流片前的ECO
2）流片過程的ECO
3）流片后的ECO
2、按網表是否改變
1）功能ECO
2）時序ECO
三、ECO處理內容
1、設計規則違例
1）提升標準單元驅動力
2）插入法
3）分割法
2、時序違例
1）修復setup違例
2）修復hold違例
3、物理規則違例
四、金屬ECO
一、概述?
????????在完成布局規劃、布圖規劃、時鐘樹綜合以及布線等步驟之 后，芯片設計的物理實現部分已經基本確定。將在ECO階段對時序以及DRC等部分的違例進行進一步的修復。
????????ECO（Engineering Change Order）是指在設計后期，由設計人員根據靜態時序分析和后仿真中所暴露出來的問題，對電路和標準單元布局進行小范圍調整，保持原設計布局布線結果基本不變的前提下做小規模優化，修復芯片的剩余違例，最終達到芯片的簽核標準。在ECO階段，不能通過后端布局布線的流程來修復違例（重新走一遍流程太費時了。。），而要通過ECO的流程來進行時序、DRC、 DRV以及功耗等優化，ECO流程如下圖所示：
? ? ? ? ?上圖主要說明的是流片前的ECO過程。
二、ECO分類
1、按時間節點
? ? ? ? 根據時間節點分類，ECO主要可以分為流片（Tape out）前的ECO，流片過程中的ECO，流片后的ECO。
1）流片前的ECO
????????對于一個完整的數字IC設計，從設計規格RTL編碼 一直到后端的物理驗證結束，一般一個項目都會規定哪個階段在哪個時間點 必須停止，比如在某個時間點RTL必須停止，這個時候不會也不允許再更新RTL 代碼，即使后面仿真驗證有漏洞。因為此時數字后端工程師可能都做好布局布線， 時序己經沒什么大問題了，或者都準備開始修時序了。此時如果發布新的RTL, 那就意味著需要重新跑整個流程，從綜合到P&R，再到修時序，一方面會嚴重 影響整個項目的流片時間，從而影響芯片上市的時間。因此，此時數字前端負責寫代碼的工程師只能在最后RTL的基礎上，通過寫ECO腳本的方式來實現功能 上的ECO。
2）流片過程的ECO
????????對于數字后端實現后的設計，時序己經符合了簽核（sign off）標準，DRC違例已經干凈，LVS已經過了，電壓降、形式驗證等都己經通過。但是數字前端設計工程師還沒來得及做完大部case的后仿，而且芯片又面臨著投放市場的壓力。此時，不得不開始傳GDSII文件給工藝廠開始流片了。前一 周左右工藝廠會先做底層的加工。只要后期仿真發現的問題不需要再添加額外的 單元，就不耽誤之前的流片。即使發現需要新加幾個單元，這個時候仍然可以通 過替換后端實現過程中所加的備用單元（spare cell）來實現。
我們往往在做版圖設計的時候在在設計中插入1％左右的spare cell，就是以防流片時和流片后需要進行eco。
3）流片后的ECO
????????當芯片流片回來，在測試過程中發現了漏洞，而且此 漏洞又必須修復掉，此時就需要通過ECO來解決。這個時候做ECO的代價相對 前面兩種大很多，而且最產的芯片會面臨巨大壓力。改動少的可能就改幾層金屬 層，多的可能就需要動十幾層金屬．甚至需要重新流片。做ECO之前，數字前端設計工程師會出一個ECO方案，同時讓后端工程師進行評估。主要評估需要 改動的層數，時序是否能快速收斂等方面的風險。
2、按網表是否改變
????????ECO依據是否需要改變網表可以分為功能ECO和時序ECO。?
1）功能ECO
????????功能ECO指在ECO的過程中存在邏輯上的問題，需要對網表進行更改。首先前端設計人員會進行RTL代碼的修改，修復設計中存在的問題，然后將修改后的代 碼進行重新綜合產生新的網表。修改邏輯之后的綜合網表不需要重新做一遍后端設計， 只需要在之前的版圖設計的基礎上修改邏輯，即通過功能ECO來對布局和布線做局部的更新，從而修復設計中的邏輯問題。做完功能ECO要確保功能的一致性，需要進行驗證。通過將修改之后的網表與功能ECO之后的網表進行對比，從而確保最 終的版圖與RTL保持功能的一致性。?
2）時序ECO
????????是指普通的ECO，不需要對網表進行修改，只是對于違例進行局部的優化。 主要的違例種類如下： (1) PV (Physical Verification，物理驗證）&LEC (Logic Equivalence Check，邏輯一 致性檢查）(2) DRV(Design Rule Violation）。
三、ECO處理內容
???????ECO階段主要清理芯片的殘余違例，通過后端設計修復方式清理芯片內部時序違例、設計規則違例（DRV）和物理規則違例，使芯片符合設計要求和流片要求。ECO 階段將進行多輪迭代，修復芯片違例并在下輪迭代時更新相應的分析結果加以檢驗， 最終實現芯片的時序、DRV、物理規則收斂，完整芯片的整體物理狀態符合簽核要求， 能夠流片生產。?
1、設計規則違例
????????設計規則違例（Design Rule Violation, DRV）是ECO階段需要清理的違例內容，?時序路徑不僅要滿足setup和hold的時序要求外，還需要滿足設計規則要求。DRV包括最大轉換時間（ max transition）、最大電容負載（ max cap）、噪聲 （noise）、長連線 （long net）等影響芯片穩定的條目。? DRV違例本身可能并不引起時序違例，但是由于工藝及 芯片 的自身特點， 修復 DRV 能夠提高芯片穩定性 ，優化時序、功耗 ，提升芯片的抗干擾能力 。
? ? ? ?PrimeTime將檢測所有違例條目，輸出 報告文件，?根據違例報告手動修復所有 DRV 違例 。
????????DRV違例 條目雖然繁多，但是修復方式相對單一大致分為三類：（1）提升標準單元驅動力，（2）插入法，（3） 分割法
1）提升標準單元驅動力
? ? ? ??每種標準單元的驅動能力都是有限，當負載超過每種標準單元的驅動范圍時，電流強度減小，引起信號轉換時間增加，抗干擾能力降低等問題。
? ? ? ? 以7nm工藝為例，工藝庫中標準單元 的閾值類型分 別為 SVT（Standard VT）、 LVT（Low VT）和 ULT（Ultra Low VT）， 溝道長度 類型 分為 08 和 11。閾值電壓關系為 SVT>LVT>ULT， 相應驅動能力為 SVT<LVT<ULT，溝長 08的驅動能力 大于溝長 11的標準單元 。如果驅動單元的閾值 為 SVT 或者溝長為 11 時，可以優先考慮更換閾值電壓和溝長,增加單?的驅動能力。
????????如上圖所示，使用命令 size_cell 將標準單元 更換為目標類型。如果只改的閾值和溝長， 標準單元面積不會發生改變，不需要考慮周圍物理空間是否充足，修復風險最低。 ULT單元的 驅動能力最強， 泄漏電流最大， 雖然具有較強的驅動 能力， 但不利于芯片 整體 功耗的優化 ，在時序較為寬松的設計中， 不允許使用 ULT單元 ， 僅在時序極難收斂的情況下 允許適量替換， 對 ULT單元所占數量比例有嚴格的限制 。
????????如果單元類型已是LVT08，可以采用增加標準單元尺寸提高單元驅動能力 ，使用 命令 size_cell 將單元替換為更大尺寸的庫類型 。普通標準單元增加面積尺寸能夠顯著提高單元驅動能力 ，延遲單元（ delay cell）增加單元尺寸將減小驅動力，增 加單元延遲，如果違例級驅動為可以 加單元延遲，如果違例級驅動為延遲單元，可以嘗試替換為緩沖器提升驅動能力 。如下圖所示：
????????使用增加標準單元尺寸時需要檢查目標單元周圍是否有充足空間用以增加單元面積， 如果空間不夠，增加面積后標準單元將會發生重疊， 規則化時將被 EDA工具擺放至鄰近的合法位置， 可能起額外的違例 ；此外，增加違例單元面積對于違例級的前級而言負載變大，如果前級驅動能力處于零界范圍，增加面積也有可能起前級出現時序違例，具有一定風險。
2）插入法
????????插入法用于修復連線過長引起的DRV 違例。過長的金屬連線將會帶來巨大的寄生電阻，在7nm 工藝下，庫類型HDBLVT08_BUF_4 的緩沖器一拖一時平均能夠驅動55μm 的標準單元，如果連線長度和單元驅動力不匹配將會引起DRV 違例。
????????如果無法通過提升單元驅動力修復違例，可以嘗試使用命令add_buffer_on_route 在連線適
當位置插入緩沖器，插入的緩沖器將長連線分割為兩段，能夠減小連線長度，并在中途插入緩沖器恢復電位，提高電流的驅動能力，如下圖所示：
????????插入法能夠有效解決連線過長引起的DRV 違例，插入后將在時序路徑上增加額外的緩沖單元延時，但是，連線的整體延時得到改善，最終修復效果取決于減少的連線延時和插入單元的單元延時數值關系。如果違例單元在時鐘路徑上，插入緩沖器將會改變時鐘樹結構，具有較高風險，需要確認下級時序路徑是否有足夠余量，并做好備份工作。?
3）分割法
????????分割法多用于負載數目過多引起的DRV 違例，當負載數量超過標準單元的驅動能力時，過大的寄生電阻引起信號轉換時間過長。使用命令create_cell 創建一個緩沖器并指定適當的物理位置， 將一定數量的負載引腳通過命令 connect_pins 連接至緩沖器的輸出端，緩沖器輸入端連接至原驅動單元的輸出端。
????????分割法能夠分割一定數量的負載至插入緩沖器級，減小違例級的扇出數量，同時，新插 入的緩沖器能夠恢復電位，增強電流驅動能力，達到修復違例的效果。
????????分割法插入緩沖器的支路將引入額外的緩沖單元延時，如果時序路徑余量較少或是違例發生在時鐘樹上，可能引起額外違例，風險較大。采用下圖所示的分割方式：
????????
?????????創建一個和驅動單元類型相同的單元，將分割的負載并聯接入時序路徑，新插入的單元級數和原路徑相同，不會引入額外的單元延時；負載均分至新的驅動單元，如果負載數量過多，可以并入多個單元均分違例負載，直至違例修復。
2、時序違例
????????ECO 階段的時序違例和布局布線階段大致相同，需要額外考慮信號完整性（Signal Integrity，SI）對時序狀態的影響。隨著工藝越來越先進，工藝特征尺寸減小，布線密度加大，使得金屬連線寬度、連線間距進一步減小，極大地增加布線的復雜程度，較高的工作頻率使得器件在充放電過程產生較多的噪聲源，隨著工作電壓降低，電路的噪聲容限也隨之變小，串擾效應的影響越來越大。
????????信號完整性對所有場景都有影響，主要表現在延遲、串擾、時序等幾個方面，隨著器件工作頻率的升高，信號完整性的影響尤為突出，容易導致芯片的穩定性問題，甚至不能正常工作 ，需要將SI和非SI的時序違例 全部修復? 。
1）修復setup違例
????????（1）調整單元位置。負載和驅動不合理容易造成連線過長，導致負載和連線延時變大，可以通過適量調整負載或驅動的位置減小連線長度達到優化時序的效果。 在深納米工藝下，由于單元密度（ cell density）較高，手動調整單元位置不但影響工作效率，改動后可能產生與單元相連路徑的額外違例 ，通常不推薦使用，僅當違例值 僅當違例值很小時可以適當使用 。
????????（2）增加單元驅動力 。以7nm工藝為例，其所采用的多閾值電壓方案將單元 閾值 分為 SVT、 LVT和 ULT，不同閾值對應的驅動能力，等尺寸下 ，不同閾值對應的驅動能力等尺寸下 ULT驅 動能力最強。當驅動單元驅能力不足時可以通過更改序路徑上標準的類型增加電流， 也可增大單元尺寸改善時序。
????????（3）插入緩沖器。對于連線過長的違例路徑，連線越長，寄生效應越發明顯。在互聯線合適位置插入緩沖單元，提高電流驅動能力夠緩解長互連線帶來的 巨大負載和串擾問題 。過長連線 容易 引起 DRV違例，可以優先?修復芯片內部 DRV違例 ，待違例數量較小時集中修復芯片內部時序。
????????（4）時鐘有用偏斜 （useful skew）。當違例數據路徑無法再進行優化 ，可以過調整時鐘樹結構改善偏斜修復違例 ，增加違例路徑捕捉級 Tcapture的延時 ，延長要求時間 ，這種 方式將使后級時序整體后移， 如果后級路徑沒有足夠的余量， 將在后 級引發新的 setup違例，因此使用前需要查詢后級 路徑 余量 ，通過占用后級余量的方式修復 setup違例。
2）修復hold違例
????????通常采用插緩沖器的方式延長數據路徑，增加信號路徑，增加信號的到達時間。 只要芯片內部物理空?足夠 ，hold違例都能夠修復。如果空間不足， 可以嘗試減小時序路徑標準單元的驅動能力 、手動延長單元的擺放位置增加信號時等方式進行修復。
????????如果違例路徑只在 SI報告中產生，在 非 SI報告中沒有違例，除上述修復方式外 可以嘗試 在時序報告中尋找違例路徑互連串擾較大的線，對這些添加屏蔽阻擋SI效應，減少對信號的干擾 ，可以修復由 SI 效應引起的時序違例?。
3、物理規則違例
????????物理版圖的檢查主要由工具（如Calibre）輔助完成， 包括 LVS、ERC、DRC、MiniEDRC、 DFM等物理檢查， EDA工具根據設計規則對版圖形進行檢查，報告存在違例的部 分。 DRC違例關乎物理版圖能否成功制造，所有 DRC違例都需要按照設計規則要求 進行修復。
????????深納米工藝下，標準單元數目較多，擺放位置不均勻，對電源網絡的消耗程度也有較大差異。 邏輯功能復雜的標準單元集中于局部區域 ，對電源網絡消耗較大，造成電壓分布不均勻。如果局部電壓低于閾值時， 則稱為電壓降 （IR-drop）違例。電壓降違例會降低器件性能，影響芯片的穩定。通常在電源規劃時 將以最壞情況的參數庫文件為參考調整電源網絡，犧牲一些布線資，對電源板網絡進行額外優化，使網絡盡可能滿足電壓降約束要求 。
????????ECO階段時，通過 IR、EM分析檢測芯片內部存在電壓降違例的位置，對路徑在電壓降違例的位置，對路徑進行相應調整。若違例原因為局部區域單元數量過多， 可以嘗試降低驅動能力減小負載所分電壓， 或者將過于集中的標準單元分散擺放， 達到減小局部電壓消耗的效果。
????????電遷移違例（ electro migration violation）為電遷移現象超過連線額定值，達到影響電路穩定性的程度。其成因大致可分為三類：連線負載過大、單元驅動能力強和 互連線過窄。長的金屬和多扇出數量都會造成負載大而需要大電流進行驅動， 引起電遷移違例 。若違例發生在數據路徑上，可以通過插入緩沖器和分隔負載的方式減小連線電流；?若違例發生在時鐘路徑上，修復時要盡量避免改動時鐘延時而引起序違例，通常采用復制驅動分割的方式減少負載，降低連線電流；? 采用減小單元驅動能力， 降低驅動電流的修復方式，具有潛在引起 DRV或者時序違例 的風險 。
四、金屬ECO
????????芯片經過多輪 ECO修復 后，整體物理狀態已趨于平穩，違例數目較少。如果剩余違例可以在不改動 base層的前提下進行修復， ECO將進入 base層凍結（base freeze） 階段。 base層 指物理版圖金屬層M0以下的部分，包括阱、有源區、場區等 ，base層凍結后的 ECO稱作金屬ECO（metal ECO），金屬 ECO不能 改動 base層的內容，只 能對芯片的金屬連線進行修改 。
????????金屬 ECO能夠使用的修復方式更加局限， base階段使用的更換標準單元類型、 插入緩沖器等改動操作均不再允許使用。芯片內部預留一定數量DCAP_ECO單元 ，DCAP_ECO單元的版圖結構對稱，默認狀態下用作 decap 單元（去耦電容）， 減小芯片內部的浪涌現象。
????????通過改變 DCAP_ECO單元的物理連接方式，可以將其用作緩沖器。?相比同等尺寸下緩沖器的單元，DCAP_ECO單元的驅動能力更低，所占面積大， 不適合修復較大的時序違例。
? ? ? 此外，DCAP_ECO單元物理位置為 base ECO階段預先設置，不易選到近鄰的物理位修復違例。 如下圖所示：
? ? ? ? 圖（a）為base ECO修復違 例的物理圖形，金屬連線整體長度較小； 圖 （b）為 metal ECO修復違例的物理圖形，由于近鄰位置沒有 DCAP_ECO單元， 所選插入位置使整體金屬連線較為曲折，修復效果不如 base ECO。
????????因此，違例需要盡量在 base ECO階段修復， metal ECO階 段可用資源極少，修復方式十分有限，過大的違例都無法在 在 metal ECO階段進行修復。
? ? ? ? 此時，base層凍結的芯片則進入物理檢查和驗證環節，著手各項指標是否符合設計要求。如果項目時間緊迫，可以選擇將檢查好的 base層物理版圖先行送 至工藝廠商進行流片，制作 base層的掩模板，待芯片設計全部完成后，再制作后續金屬層的圖案 ，能夠大幅縮減工程周期，提高生產效率 。
????????由于base層凍結后芯片不再改動 base層物理版圖，必須保證芯片 會出現致命問題導流片 失敗。在芯 片設計中， hold違例與時鐘周期無關， 如果最終無法修復 ，整個芯片的邏輯功能 將面臨巨大風險，無法通過其他方式 補救 ；DRC影響芯片的生產質量，保證芯片的元器件能夠正常制造 ，如果金屬 ECO階段無法修復，將會導致芯片制造失敗；如果金屬 ECO階段存在無法修復的setup違例，可以選擇 違降低芯片整體的時鐘頻率 補救，雖然犧牲 了芯片性能，但夠減小風險、保證正常工作。因此在芯片的后端設計中， hold 違例和 DRC違例需要進行重點檢查。
總結
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