源自：微信公眾號 “數字芯片實驗室”

在IC設計中，如果寄存器之間的組合邏輯延時過大，可能會稱為設計中的關鍵路徑，從而降低整個電路的工作頻率。

如下圖所示，是一個輸入和輸出寄存的算術計算邏輯。在set_input_delay和set_output_delay默認為0的情況下，觸發器之間的組合邏輯成為限制電路工作頻率的因素。

Verilog 代碼如下：

我們通過 create_clock –period 10 [get_ports clk]來約束時鐘。

Compile –> report_timing :

關鍵路徑經過了多個乘法器和加法器，延時為 0.98ns

那么，如何能提高該設計的工作頻率？

答案就是，流水線設計，即增加“pipeline stage ”

部分Verilog 代碼如下：

Compile –> report_timing ：

關鍵路徑為乘法器，延時為 0.78ns

最后我們得出結論：pipe line 分割了關鍵路徑延時，提高了整體設計的工作頻率 25.6%。

并且，在該算術邏輯電路位數增多時，性能提高越明顯。

總結

以上是生活随笔為你收集整理的流水灯verilog实验原理_IC设计实例解析之“流水线技术”的全部內容，希望文章能夠幫你解決所遇到的問題。

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