Verilog HDL組合電路設計
組合電路的特點是：電路中任意時刻的穩態輸出僅僅取決于該時刻的輸入，而與電路原來的狀態無關。
組合電路的設計需要從以下幾個方面考慮：
1.所用的邏輯器件數目最少，器件的種類最少，且器件之間的連線最簡單，這樣的電路稱為“最小化”電路；
2.其次，為了滿足速度需求，應使級數盡量少，以減少門電路的延遲，電路的功耗應盡可能的小，工作時穩定可靠；
描述組合邏輯電路有四種方式:結構描述，邏輯代數，真值表，抽象描述。
舉例說明
例：設計一個3個裁判的表決電路，當兩個或兩個以上裁判同意時，判決器輸出“1”，否則輸出“0”。
方法一：真值表方式
真值表是對電路功能最直接和簡單的描述方式。

module desingn(OUT,A,B,C); output OUT; input A,B,C; reg OUT;always@（A or B or C）case ({A,B,C})3’b000:OUT<=0;3’b001:OUT<=0; 3’b010:OUT<=0;3’b100:OUT<=0;3’b011:OUT<=1;3’b101:OUT<=1;3’b110:OUT<=1;3’b111:OUT<=1;endcaseendmodule

方法二：邏輯代數方式
將真值表用卡諾圖表示，然后化簡電路，得出邏輯函數表達式。

module desingn(OUT,A,B,C); output OUT; input A,B,C;assign OUT=(A&b)|(B&C)|(A&C)；endmodule

方法三、結構描述方式
結構描述方式是對電路最直接的表示。

module desingn(OUT,A,B,C); output OUT; input A,B,C;and U1 (w1,A,B); and U2 (w2,B,C); and U3 (w3,A,C); or U4 (OUT,w1,w2,w3);endmodule

方法四：抽象描述方式
采用抽象描述進行電路設計的方法，直接從電路功能出發，編寫代碼。

module desingn(OUT,A,B,C); output OUT; input A,B,C; wire [1:0] sum; reg OUT;assign sum=A+B+C; //加法器 always @(sum)if (sum>1) OUT=1; //數據比較器else OUT=0;endmodule

具體例子，待更新。

總結

以上是生活随笔為你收集整理的Verilog硬件描述语言 西安电子科技大学 蔡觉平主讲 P8 语言设计思想和和可综合特性、组合电路设计 课程笔记的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。