秉火OV7725驱动日志 第一天
生活随笔
收集整理的這篇文章主要介紹了
秉火OV7725驱动日志 第一天
小編覺得挺不錯的,現在分享給大家,幫大家做個參考.
一.管腳作用
1.ov7725
SCL,SDA:OV7725的控制寄存器,通過SCL和SDA引腳寫入,使用SCCB通信協議。
PCLK:像素同步時鐘。是由OV7725輸出的信號
HREF:行同步信號
VSYNC:幀同步信號
RSTB:該引腳為低電平的時候,用于復位整個傳感器芯片。
PWDN:用于控制芯片進入低功耗模式。
XCLK:和PCLK是完全不同的,XCLK是用于驅動整個傳感器芯片的時鐘信號,是外部輸入到OV7725的信號。
D[0:9]:數據經過轉換之后通過D0-D9引腳輸出,一般用8根數據線即D2-D9引腳
2.FIFO D[0:7]: 輸入 數據輸入引腳 WCK ?:輸入 數據輸入同步時序 WE ? ?:寫使能信號,低電平有效 WRST:寫指針復位信號,低電平有效 DO[0:7]:數據輸出引腳 RCK ? ?: 輸入 數據輸出同步時鐘 RE ? ? ?:讀使能信號,低電平有效 RRST ?:讀指針復位信號,低電平有效 OE:數據輸出使能,低電平有效 TST:測試引腳,實際使用時設置為低電平
3.秉火版引腳
??????
4.丑丑的圖
二.SCCB時序 開始:SCL處于高電平時SDA出現一個下降沿時開始傳輸 停止:在SCL為高電平時SDA出現一個上升沿,則SCCB停止傳輸。 數據有效性:除了開始和停止狀態,在數據傳輸中,當SCL為高電平時,必須保證SDA上的數據的穩定,也 ? ? ? ? ? ? ? ? ?? ?????就是SDA上的電平變化只發生在SCL為高電平的時候,SDA的信號在SCL為高電平時被采集。
三.像素數據輸出時序 主控器控制OV7725時用SCCB協議寫其寄存器,而它輸出的圖像則使用VGA或QVGA的時序,從左到右從上到下一個像素一個像素的輸出。
四.FIFO時序 1.寫時序
?????
當WE為低電平時,FIFO寫入處于使能狀態,隨著度讀時鐘WCK的運轉,D[0:7]表示的數據就會按地址遞增的方式存入FIFO;當WE管腳為高電平時,關閉輸入,D[0:7]的數據不會被寫入FIFO。 在控制寫入數據時,一般會先控制寫指針做一個復位操作,把WRST設置為低電平,寫指針會復位到FIFO的0地址,然后FIFO接收到的數據會從該地址開始按自增的范式寫入。 2.讀時序
?????
與寫時序相似
四.攝像頭采集數據過程 (1) 利用 SIO_C,SIO_D引腳通過SCCB協議向OV7725的寄存器寫入初始化設置; (2) 初始化完成后,OV7725傳感器會使用VGA時序輸出圖像數據,他的VSYNC會首先輸出幀有效信號(低電平跳變),當外部的控制器檢測到該信號時,把WEN引腳設置為高電平,并且使用WRST引腳復位FIFO的寫指針到0地址。(ft:WEN共受多少個信號控制,若只受幀有效信號控制,則使用assign語句進行操作。但由于VSYNC信號表示一幀圖像已儲存完畢,所以WEN實際上在控制圖像的存儲。再從新開始進行儲存的時候要進行復位) (3) 隨著OV7725繼續按VGA時序輸出圖像數據,他在傳輸每行有效數據的時候,HREF引腳都會持續輸出高電平,由于WEN和HREF同時為高電平輸入至與非門,使得其連接到FIFO WE引腳的輸出為低電平,允許向FIFO寫入數據,所以在這期間,OV7725通過他的PCLK和D[0:7]信號線把圖像數據儲存到FIFO中,由于前面復位了寫指針,所以圖像數據是從FIFO的0地址開始記錄的;(ft:這段話仿佛找不到一個下筆的地方,由于是OV7725和FIFO之間的聯系,并未發現有需要設計的電路,只是對內部連線的闡述) (4)各行圖像數據持續傳輸至FIFO,受HREF控制的WE引腳確保寫入到FIFO中的都是有效的圖像數據,OV7725輸出完一幀數據時,VSYNC會再次輸出幀有效信號,表示一幀圖像已輸出完成。
???? (5)控制器檢測到上述VSYNC信號后,可知FIFO中已經存好一幀圖像數據,這時控制WEN引腳為低電平,使得FIFO禁止寫入,防止OV7725持續輸出的下一幀數據覆蓋當前FIFO數據;(ft:WEN信號是受VSYNC控制的,VSYNC信號在行數計滿時觸發,在狀態二的時候,檢測到VSYNC說明數據開始可以儲存,再檢測到VSYNC信號時即已儲存好一幀圖像。在狀態轉移的過程中,WEN每檢測到VSYNC就進行一次翻轉) (6)控制器使用RRST復位讀指針到FIFO的0地址,然后通過FIFO的RCLK和DO[0:7]引腳,從0地址開始把FIFO緩存的整幀圖像讀取出來。在此期間,OV7725是持續輸出它采集到的圖像的,但由于禁止寫入FIFO ,這些數據被丟棄了。(ft:在接收到一幀圖像接收結束后,復位讀指針,RCLK是輸入的時鐘,所以要將RCLK設置和VGA顯示時鐘一致。)
今天就先到這里。。。未完待續。。。還沒有配置成功,代碼也亂亂的,,,。。。。配置尚未成功,仍需努力啊。。。。
2.FIFO D[0:7]: 輸入 數據輸入引腳 WCK ?:輸入 數據輸入同步時序 WE ? ?:寫使能信號,低電平有效 WRST:寫指針復位信號,低電平有效 DO[0:7]:數據輸出引腳 RCK ? ?: 輸入 數據輸出同步時鐘 RE ? ? ?:讀使能信號,低電平有效 RRST ?:讀指針復位信號,低電平有效 OE:數據輸出使能,低電平有效 TST:測試引腳,實際使用時設置為低電平
3.秉火版引腳
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4.丑丑的圖
二.SCCB時序 開始:SCL處于高電平時SDA出現一個下降沿時開始傳輸 停止:在SCL為高電平時SDA出現一個上升沿,則SCCB停止傳輸。 數據有效性:除了開始和停止狀態,在數據傳輸中,當SCL為高電平時,必須保證SDA上的數據的穩定,也 ? ? ? ? ? ? ? ? ?? ?????就是SDA上的電平變化只發生在SCL為高電平的時候,SDA的信號在SCL為高電平時被采集。
三.像素數據輸出時序 主控器控制OV7725時用SCCB協議寫其寄存器,而它輸出的圖像則使用VGA或QVGA的時序,從左到右從上到下一個像素一個像素的輸出。
四.FIFO時序 1.寫時序
?????
當WE為低電平時,FIFO寫入處于使能狀態,隨著度讀時鐘WCK的運轉,D[0:7]表示的數據就會按地址遞增的方式存入FIFO;當WE管腳為高電平時,關閉輸入,D[0:7]的數據不會被寫入FIFO。 在控制寫入數據時,一般會先控制寫指針做一個復位操作,把WRST設置為低電平,寫指針會復位到FIFO的0地址,然后FIFO接收到的數據會從該地址開始按自增的范式寫入。 2.讀時序
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與寫時序相似
四.攝像頭采集數據過程 (1) 利用 SIO_C,SIO_D引腳通過SCCB協議向OV7725的寄存器寫入初始化設置; (2) 初始化完成后,OV7725傳感器會使用VGA時序輸出圖像數據,他的VSYNC會首先輸出幀有效信號(低電平跳變),當外部的控制器檢測到該信號時,把WEN引腳設置為高電平,并且使用WRST引腳復位FIFO的寫指針到0地址。(ft:WEN共受多少個信號控制,若只受幀有效信號控制,則使用assign語句進行操作。但由于VSYNC信號表示一幀圖像已儲存完畢,所以WEN實際上在控制圖像的存儲。再從新開始進行儲存的時候要進行復位) (3) 隨著OV7725繼續按VGA時序輸出圖像數據,他在傳輸每行有效數據的時候,HREF引腳都會持續輸出高電平,由于WEN和HREF同時為高電平輸入至與非門,使得其連接到FIFO WE引腳的輸出為低電平,允許向FIFO寫入數據,所以在這期間,OV7725通過他的PCLK和D[0:7]信號線把圖像數據儲存到FIFO中,由于前面復位了寫指針,所以圖像數據是從FIFO的0地址開始記錄的;(ft:這段話仿佛找不到一個下筆的地方,由于是OV7725和FIFO之間的聯系,并未發現有需要設計的電路,只是對內部連線的闡述) (4)各行圖像數據持續傳輸至FIFO,受HREF控制的WE引腳確保寫入到FIFO中的都是有效的圖像數據,OV7725輸出完一幀數據時,VSYNC會再次輸出幀有效信號,表示一幀圖像已輸出完成。
???? (5)控制器檢測到上述VSYNC信號后,可知FIFO中已經存好一幀圖像數據,這時控制WEN引腳為低電平,使得FIFO禁止寫入,防止OV7725持續輸出的下一幀數據覆蓋當前FIFO數據;(ft:WEN信號是受VSYNC控制的,VSYNC信號在行數計滿時觸發,在狀態二的時候,檢測到VSYNC說明數據開始可以儲存,再檢測到VSYNC信號時即已儲存好一幀圖像。在狀態轉移的過程中,WEN每檢測到VSYNC就進行一次翻轉) (6)控制器使用RRST復位讀指針到FIFO的0地址,然后通過FIFO的RCLK和DO[0:7]引腳,從0地址開始把FIFO緩存的整幀圖像讀取出來。在此期間,OV7725是持續輸出它采集到的圖像的,但由于禁止寫入FIFO ,這些數據被丟棄了。(ft:在接收到一幀圖像接收結束后,復位讀指針,RCLK是輸入的時鐘,所以要將RCLK設置和VGA顯示時鐘一致。)
今天就先到這里。。。未完待續。。。還沒有配置成功,代碼也亂亂的,,,。。。。配置尚未成功,仍需努力啊。。。。
總結
以上是生活随笔為你收集整理的秉火OV7725驱动日志 第一天的全部內容,希望文章能夠幫你解決所遇到的問題。
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