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pmos,nmos寬長比https://blog.csdn.net/qq_34070723/article/details/89291200

cmos寬長比：

1.CMOS的寬長比
關于COMS原理及結構圖可以參考[1]COMS原理及門電路設計.

柵在源漏方向的長度稱作柵的長L，垂直方向稱為柵的寬W，如圖1中NMOS的版圖。

圖1
以MOS管的倒向器為例，其PMOS與NMOS的寬長比滿足公式：

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其中uN與uP指相應的載流子遷移率，倒向器的載流子遷移率中若uN/uP=2.5即PMOS的寬長比是NMOS的2.5倍.（圖2.15中是看不出來的），事實上寬長比涉及的公式比較多，但作為設計工程師只需要理解到我說的就可以了。

圖2.16中的與非門中，根據頻率要求和有關參數計算獲得等效倒相器的NMOS和PMOS的寬長比和，考慮到M3和M4是串聯結構，為保持下降時間不變（倒向器的電阻不變），M3和M4的等效電阻必須縮小一半，即它們的寬長比必須比倒相器中的NMOS的寬長比增加一倍（等效電阻與寬長比成反比），由此得到，而M1和M2是并聯，寬長比卻不是變為一半，原因是并聯的只要一個導通其的電阻就和倒向器的一樣了，所以是。同理，或非門的M1，M2是2倍，M3，M4是1倍[2]。

問題：為什么一個標準的倒相器中 P 管的寬長比要比 N 管的寬長比大?
和載流子有關， P 管是空穴導電， N 管是電子導電， 電子的遷移率大于空穴， 同樣的電場下， N 管的電流大于 P 管， 因此要增大 P 管的寬長比， 使之對稱， 這樣才能使得兩者上升時間下降時間相等、 高低電平的噪聲容限一樣、 充電放電的時間相等。
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一、OD門介紹

OC（Open Collector）門，又稱集電極開路，OD（Open Drain）漏極開路，通過名稱就可以判斷，OC門是針對三極管來說的，而OD門是針對MOS管而言的。

管子的柵極和輸入連接，源極接公共端，漏極懸空（開路）什么也沒有接，因此使用時需要接一個適當阻值的電阻到電源，才能使這個管子正常工作，這個電阻就叫上拉電阻。

線與邏輯：即兩個輸出端（包括兩個以上）直接互連就可以實現“AND”的邏輯功能。

通常CMOS門電路都有反相器作為輸出緩沖電路，如上圖所示，如果將兩個CMOS與非門G1和G2的輸出端連接在一起，并設G1的輸出處于高電平，TN1截止，TP1導通；而G2的輸出處于低電平，TN2導通，TP2截止，這樣從G1的TP1端到G2的TN2端將形成一低阻通路，從而產生很大的電流，很有可能導致器件的損毀，并且無法確定輸出是高電平還是低電平。

? ? ? 漏極開路門（OD門）是指CMOS門電路的輸出只有NMOS管，并且它的漏極是開路的。使用OD門時必須在漏極和電源VDD之間外接一個上拉電阻（pull-up resister）RP。如圖2所示為兩個OD與非門實現線與，將兩個門電路輸出端接在一起，通過上拉電阻接電源。

可以看出，OD門就是將反相器的上面的pmos管拿掉了而已。任何一個nmos管導通，L電平被拉低，L=0;

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當兩個與非門的輸出全為1時，輸出為1；只要其中一個輸出為0，則輸出為0，所以該電路符合與邏輯功能，即L=(AB)'(CD)'。

上拉電阻對OD門動態性能的影響：

　　當其他門電路作為OD門的負載時，OD門稱為驅動門，其后所接的門電路稱為負載門。由于驅動門的輸出電容、負載門的輸入電容以及接線電容的存在，上拉電阻勢必影響OD門的開關速度，RP的值越小，負載電容的充電時間常數也越小，因而開關速度越快。但上拉電阻不能任意的減小，它必須保證OD門輸出端的電流不能超過允許的最大值IOL(max)。對于74HC/74HCT系列CMOS電路，IOL(max)=4 mA，因此RP必須大于VDD/IOL(max)=5 V/4 mA = 1.25kΩ?。與普通CMOS電路相比，RP的值比PMOS管導通電阻大，因而，OD門從低電平到高電平的轉換速度比普通CMOS門慢。

二、OD門應用

OD門：為了滿足輸出電平的轉換，吸收大負載電流（上拉電阻作用）以及線與邏輯，將MOS改為漏極開路。

1）OD輸出的與非門結構圖如下：
OD門工作必須接上拉電阻RL到電源上。

2）可以將多個OD門輸出端直接相連，實現線與邏輯，即將輸出并聯使用，可以實現線與或用作電平轉換和驅動。

如下圖所示：
Y1、Y2中任何一個為低電平，輸出都為低電平，同時為高時，輸出才為高電平。?

三、傳輸門

CMOS傳輸門：利用P溝道MOS管和N溝道MOS管互補的特性連接如下圖

T1是N溝道增強型MOS管，T2是P溝道增強型MOS管。T1和T2的源極和漏極分別相連作為傳輸門的輸入端和輸出端。C和C’是互補的控制信號。

?CMOS傳輸門的應用：
1）傳輸門和反相器構成異或門電路：

A=1，B=0，TG1截止，TG2導通，Y=B’=1
A=0，B=1，TG1導通，TG2截止，Y=B=1
A=0，B=0，TG1導通，TG2截止，Y=B=0
A=1，B=1，TG1截止，TG2導通，Y=B‘=0

2）D鎖存器和觸發器

基于RS鎖存器的D鎖存器：圖4.4-4中相對于同步RS鎖存器就是把輸入連在一起成為D，同樣clk高電平期間輸出Q=D，clk低電平輸出保持；缺點就是在clk高電平期間輸入的任何變化都會被輸出， 可能造成一個時鐘周期內鎖存器的輸出狀態多次翻轉， 即 “空翻” 問題。

傳輸門結構的D鎖存器：圖4.4-5的D鎖存器功能與圖4.4-4相同，但電路結構簡單，所需器件少，因而在數字集成電路設計中使用較多。當clk高電平期間，上面的傳輸門導通，下面的的傳輸門斷開， 輸人信號 D 被傳送到輸出端； 當clk低電平期間， 上面的傳輸門斷開， 下面的傳輸門導通， 交叉耦合反相器構成雙穩態電路保持電路狀態， 而輸入信號D同輸出端隔離。
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? ? ? ?為了解決鎖存器 “空翻” 的問題， 可以采用主從結構的觸發器 ， 通過將兩個鎖存器串聯在一起， 分別用兩個反相時鐘控制 ， 觸發器在時鐘有效沿的短期時間 “ 窗口” 采樣數據。

? ? ? ?圖 4.4-6 中所示為基于傳輸門結構的 D 觸發器， 由兩個圖 4.4-5 中所示的 D 鎖存器構成 ， 前一個為主鎖存器， 時鐘低電平期間為透明，而后一個為從鎖存器 ， 時鐘高電平期間為透明， 即兩者時鐘反相。clk低電平期間，TG1和TG4導通，輸入信號D傳到A，clk變為高電平時，TG2和TG3導通，從A傳到輸出Q，因此該觸發器可以?，在時鐘的上升沿采樣數據， 并在整個時鐘周期內保持數據， 即保證了輸出在一個時鐘周期內只能變化一次， 避免了鎖存器的 “ 空翻” 現象。
? ? ? ?為了保證觸發器能夠采樣到正確的輸入數據， 必須使得輸入數據 D 在時鐘有效沿到來之前和之后的一段時間內都保持穩定， 這兩段時間分別定義為觸發器的建立時間和保持時間，在圖 4.4-7 中為ts和tn。 此外， 時鐘有效沿到來后一段時間， 觸發器輸出采樣數據， 這個時間定義為觸發器的延遲時間， 圖 4.4-7 中為tp。在圖 4.4-6 中為經過傳輸門 TG3 和反相器到輸出端 Q 的延遲。 這三個時間為觸發器的主要時序參數。

鎖存器（latch） 和觸發器（flip-flop） 區別？
電平敏感的存儲器件稱為鎖存器。 可分為高電平鎖存器和低電平鎖存器， 用于不同時鐘之間的信號同步。
邊沿敏感的是觸發器。?分為上升沿觸發和下降沿觸發。可以認為是兩個不同電平敏感的鎖存器串連而成。 前一個鎖存器決定了觸發器的建立時間，后一個鎖存器則決定了保持時間。

傳輸門構成鎖存器：

四、 三態門

1）高阻態：
三態門除了高低電平，還有第三個狀態——高阻態。
高阻態：電路的一種輸出狀態，既不是高電平也不是低電平，如果高阻態再輸入下一級電路的話，對下級電路無任何影響，可以理解為斷路，不被任何東西所驅動，也不驅動任何東西。

三態門常用在IC的輸出端，也稱為輸出緩沖器

2）下圖是CMOS三態輸出反相器的結構：

當EN’=0時，Y=A’：
A=1,G4、G5的輸出為高電平，T1截止、T2導通，Y=0;
A=0,G4、G5的輸出為低電平，T1導通、T2截止，Y=1;
當EN’=1時，不管A為高低狀態，G4輸出高電平，G5輸出低電平，T1和T2同時截止，輸出呈現高阻態。

3）三態門的應用：
減少各單元之間的連線數目：

數據的雙向傳輸：

4）還有幾種常見的三門結構：

圖一：
三態非門，當~ EN為1時，最上面的PMOS和最下面的NMOS管截止，無論A取什么狀態，輸出為高阻態，反之輸出為 Y= ~ A

圖二：
利用一個與非門，得到三態緩沖門，當~EN為高電平時，最上面的PMOS管截止，輸出為高阻態，反之，輸出為 Y=A

圖三：
三態非門，在反相器后面加一個傳輸門，當~EN為低電平，傳輸門導通，輸出 Y = ~A，反之傳輸門截止，輸出高阻態。如果想要EN高電平有效，交換傳輸門上下端子的反相器即可。

圖四：
利用一個與非門，得到三態緩沖門，當~EN為高電平時，最上面的PMOS管截止，輸出為高阻態，反之，輸出為 Y=A
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五、競爭與冒險
定義1：在組合邏輯中，由于門的輸入信號通路中經過了不同的延時， 導致到達該門得時間不一致叫競爭。

? ? ? ?在理想情況下F的輸出應該是一直穩定的0輸出，但是實際上每個門電路從輸入到輸出是一定會有時間延遲的，這個時間通常叫做電路的開關延遲。而且制作工藝、門的種類甚至制造時微小的工藝偏差，都會引起這個開關延遲時間的變化。實際上如果算上邏輯門的延遲的話，那么F最后就會產生毛刺。

定義2：我們將門電路兩個輸入信號同時向相反的邏輯電平跳變（ 一個從 1 變為 0,另一個從 0 變為 1)的現象稱為競爭。
由于競爭而使電路輸出發生瞬時錯誤的現象叫做冒險。（也就是由于競爭產生的毛刺叫做冒險）。

如何判斷？?

如果邏輯函數在一定條件下可以化簡成 Y=A+A’或 Y=AA’則可以判斷存在競爭冒險現象（只是一個變量變化的情況）。

如何消除？
解決方法： 1： 輸出加濾波電容， 消除毛刺的影響； 2： 加選通信號， 避開毛刺； 3： 增加冗余項消除邏輯冒險。
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總結

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