EDA與VHDL題目——七人表決器

代碼

library ieee; use ieee.std_logic_1164.all; entity voterinseven is port( vote:in std_logic_vector(6 downto 0);pass:out std_logic ); end; architecture voter of voterinseven is beginprocess (vote)variable cont:integer range 0 to 7;begincont:=0;for i in 6 downto 0 loop -- 使用FOR循環(huán)遍歷7個(gè)引腳if vote(i)='1' then -- 等于 1 時(shí)加一cont:=cont+1;end if;end loop;if cont>3 thenpass<='1';elsepass<='0';end if;end process; end voter;

總結(jié)

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