輸入序列不連續(xù)的序列檢測(cè)

題目描述
請(qǐng)編寫(xiě)一個(gè)序列檢測(cè)模塊，輸入信號(hào)端口為data，表示數(shù)據(jù)有效的指示信號(hào)端口為data_valid。當(dāng)data_valid信號(hào)為高時(shí)，表示此刻的輸入信號(hào)data有效，參與序列檢測(cè)；當(dāng)data_valid為低時(shí)，data無(wú)效，拋棄該時(shí)刻的輸入。當(dāng)輸入序列的有效信號(hào)滿(mǎn)足0110時(shí)，拉高序列匹配信號(hào)match。

模塊的接口信號(hào)圖如下：

模塊的時(shí)序圖如下：

`timescale 1ns/1ns module sequence_detect(input clk,input rst_n,input data,input data_valid,output reg match);reg [0:1]cnt;always@(posedge clk or negedge rst_n)beginif(!rst_n)cnt <= 2'b0;else if(data_valid)cnt <= cnt + 1'b1;elsecnt <= 2'b0;endreg [3:0] data_reg;always@(*)beginif(data_valid)begincase(cnt)2'd0:data_reg[3] = data;2'd1:data_reg[2] = data;2'd2:data_reg[1] = data;2'd3:data_reg[0] = data;default:data_reg = 4'b0;endcaseendelsedata_reg = 4'b0;endalways@(posedge clk or negedge rst_n)beginif(!rst_n)match <= 1'b0;else if(data_reg == 4'b0110 && cnt == 2'd3)match <= 1'b1;elsematch <= 1'b0;end endmodule

總結(jié)

以上是生活随笔為你收集整理的输入序列不连续的序列检测的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

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