本次設(shè)計內(nèi)容是將8051和VGA兩個IP核通過wishbone總線進(jìn)行連接組成一個片上系統(tǒng)，在此系統(tǒng)基礎(chǔ)之上可以增加算法。
軟件：Quartus II 19.1
調(diào)用IP核的方法是來源于opencore上的開源IP核，進(jìn)行調(diào)用，使用的帶有wishbone總線的兩個IP核。
下面是記錄過程：


頂層模塊代碼如下：

// synopsys translate_off
`include “oc8051_timescale.v”
// synopsys translate_on

`include “oc8051_defines.v”

module oc8051_top (wb_rst_i, wb_clk_i,
//interface to instruction rom
wbi_adr_o,
wbi_dat_i,
wbi_stb_o,
wbi

總結(jié)

以上是生活随笔為你收集整理的QuartusII下verilog设计使用OC8051和VGA两个IP核组成片上系统的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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