本設計是使用verilog實現秒表計時器。

秒表指示的時間由nexys4 DDR開發板的8個數碼管顯示，從左到右數碼管的前兩個顯示小時（范圍0-24），第3-4個數碼管顯示分（范圍0-59，計數到60，向小時位進1），第5-6個數碼管顯示秒（范圍0-59，計數到60向分位進1），第7-8個數碼管顯示毫秒（范圍0-99，計數到100向秒位進1）。

要求實現如下功能：

(1)跑表的計時范圍為0.01s~59min59.99s，計時精度為10ms。

(2)具有異步清零、啟動功能。

(3)計時頻率為100Hz。

(4)數字跑表的分和秒在數碼管上顯示出來，百分秒的BCD碼在8個led上顯示出來。

 

通過一個開關進行控制，開關為0時處于清0狀態，開關為1，開始計時，從0秒開始，有毫秒，秒，分，時顯示，共8個數碼管顯示。

下面是vivado2017.4工程截圖及仿真截圖：

總結

以上是生活随笔為你收集整理的verilog秒表计时器的全部內容，希望文章能夠幫你解決所遇到的問題。

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