本設(shè)計(jì)在ISB14.7環(huán)境下，也可以在vivado或者quartusII中使用。

工程截圖和頂層設(shè)計(jì)如下所示：

 

本設(shè)計(jì)頂層文件部分代碼如下：

`timescale 1ns / 1ps

//交通燈控制器頂層文件
module top(clk,data,seg_cs,seg_scan,row,led_cs);

input clk;
input [1:0] row;
output reg [7:0] data;
output seg_cs;
output [3:0] seg_scan;
output [1:0] led_cs;

//數(shù)碼管顯示

scan_ctrl scan_ctrl_inst (
    .rst(rst), 
    .clk(clk), 
    .key_cs(key_cs), 
    .seg_cs(seg_cs), 
    .seg_scan(seg_scan),  
    .led_cs1(led_cs1), 
    .led_cs2(led_cs2), 
    .clk_10k_pulse(clk_10k_pulse)
    );

//LED燈控制模塊

led_ctrl  led_ctrl_inst(
   

總結(jié)

以上是生活随笔為你收集整理的实现verilog设计控制交通灯的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問題。

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