Verilog移位寄存器

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前言

今天更新一節內容，該小節題目不多，共三道，但技巧性挺強。

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題庫

題目描述1：各單元的下一狀態是此時當前單元相鄰兩位的異或。

在這個電路中，創建一個512單元系統(q(511:0))，并在每個時鐘周期中前進一個時間步長。加載(load)表明系統的狀態應該加載data[511:0]至q中,假設邊界(q[0]和q[512])都為零。

Solution1：

module top_module(input clk,input load,input [511:0] data,output [511:0] q ); always @(posedge clk)beginif(load)beginq <= data;endelse beginq <= {1'b0,q[511:1]}^{q[510:0],1'b0};endendendmodule

題目描述2：

與題目一類似，狀態轉移條件發生變化，如下圖所示：

Solution2：

module top_module(input clk,input load,input [511:0] data,output [511:0] q ); always @(posedge clk)beginif(load)beginq <= data;endelse begin q <= (~{1'b0,q[511:1]} & q) | (q & ~{q[510:0],1'b0}) | {~{1'b0,q[511:1]} & {q[510:0],1'b0}} | {~q & {q[510:0],1'b0}};endendendmodule

tips：進行卡諾圖化簡后可看懂q狀態轉移的含義。

題目描述3：

一個中心點周圍有8個鄰居，如果周圍的鄰居中1的數目為0-1個，那么中心點變為0；如果周圍鄰居中1的數目為2個，那么中心點狀態不變；如果周圍鄰居中1的數目為3個，中心點變為1；如果周圍鄰居中1的數目大于3個，中心點變為0。

我們可以將周圍的8個鄰居的值都加起來來判斷周圍鄰居中1的個數，值得注意的是，這里我們在for中使用了阻塞賦值，因需要當前拍（本周期）得到結果在當前拍（本周期）就去判斷。

建議大家做該題的時候花一個16*16的方陣，分析邊界條件，達到事半功倍的效果。

生命游戲之父約翰·康威因感染新冠于2020年4月11日去世，享年83歲，在此表示哀悼。

Solution3：

module top_module(input clk,input load,input [255:0] data,output [255:0] q );reg [3:0] count;integer i;always @(posedge clk)beginif(load)beginq <= data;endelse beginfor(i=0;i<256;i++)beginif(i == 0)begincount = q[255] + q[240] + q[241] + q[15] + q[1] + q[31] + q[16] + q[17];endelse if(i == 15)begincount = q[254] + q[255] + q[240] + q[14] + q[0] + q[30] + q[31] + q[16];endelse if(i == 240)begincount = q[239] + q[224] + q[225] + q[255] + q[241] + q[15] + q[0] + q[1];endelse if(i == 255)begincount = q[238] + q[239] + q[224] + q[254] + q[240] + q[15] + q[0] + q[14];endelse if( i>0 && i<15)begincount = q[239+i]+q[240+i]+q[241+i]+q[i-1]+q[i+1]+q[i+15]+q[i+16]+q[i+17];endelse if(i>240 && i<255)begincount = q[i-17]+q[i-16]+q[i-15]+q[i-1]+q[i+1]+q[i-239]+q[i-240]+q[i-241];endelse if( i%16 == 0)begincount = q[i-1]+q[i-16]+q[i-15]+q[i+15]+q[i+1]+q[i+31]+q[i+16]+q[i+17];endelse if(i % 16 == 15)begincount = q[i-17]+q[i-16]+q[i-31]+q[i-1]+q[i-15]+q[i+15]+q[i+16]+q[i+1];endelse begincount = q[i-17]+q[i-16]+q[i-15]+q[i-1]+q[i+1]+q[i+15]+q[i+16]+q[i+17];endcase(count)4'd2:q[i] <= q[i];4'd3:q[i] <= 1'b1;default:q[i] <= 1'b0;endcaseendendendendmodule

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小結

本次練習主要難在第三題中的阻塞賦值，因為我們需在當前周期內算出count并對當前算出的count值進行判斷，需用阻塞賦值。

希望自己以后遇到問題能夠慢慢劃分解決，徐圖緩進

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總結

以上是生活随笔為你收集整理的HDLBits答案(13)_Verilog移位寄存器附加题的全部內容，希望文章能夠幫你解決所遇到的問題。

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