UG470內容簡介

UG470配置指南包括有關配置接口的章節，多比特流管理、比特流加密、邊界掃描和JTAG配置，以及 Xllinx 7 系列 FPGA 的重新配置技術。

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〖部分翻譯內容展示〗

第1章

配置概述

本章簡要概述了7系列FPGA的配置方法和特性。后續章節對每種配置方法和功能進行了更詳細的描述。此處描述的配置方法和功能適用于所有家庭成員，少數例外。

概述

Xilinx?7系列FPGA通過將特定應用的配置數據（比特流）加載到內部存儲器來進行配置。7系列FPGA可以從外部非易失性存儲設備自行加載，也可以通過外部智能源進行配置，例如微處理器、DSP處理器、微控制器、PC或電路板測試儀。無論如何，有兩個通用配置數據路徑。第一個是用于最小化器件引腳要求的串行數據路徑。第二個數據路徑是8位、16位或32位數據路徑，用于更高的性能或訪問（或鏈接）到行業標準接口，是處理器或x8或x16并行閃存等外部數據源的理想選擇記憶。

與處理器和處理器外設一樣，XilinxFPGA可以根據需要在系統中無限次重新編程。

由于賽靈思FPGA配置數據存儲在CMOS配置鎖存器(CCL)中，因此必須在斷電后重新配置。比特流每次都通過特殊的配置引腳加載到器件中。這些配置引腳用作多種不同配置模式的接口：

?主串口配置模式?從串行配置模式

?主SelectMAP（并行）配置模式（x8和x16）

?從屬SelectMAP（并行）配置模式（x8、x16和x32）?JTAG/邊界掃描配置模式

?主串行外設接口(SPI)閃存配置模式（x1、x2、x4）

?使用并行NOR閃存的主字節外設接口(BPI)閃存配置模式（x8和x16）

配置模式在第2章配置接口中有詳細說明。

通過在專用模式輸入引腳M[2:0]上設置適當的電平來選擇特定的配置模式。M2、M1和M0模式引腳應通過上拉或下拉電阻(≤1kΩ)或直接接地或VCCO_0設置為恒定直流電壓電平。在配置期間和配置之后不應切換模式引腳。有關模式引腳設置選項，請參見第2章，配置接口。

術語Master和Slave指的是配置時鐘(CCLK)的方向：

?在主配置模式下，7系列器件從內部驅動CCLK

振蕩器。要選擇所需的頻率，請使用比特流?gConfigRate選項。UG628ISE命令行工具用戶指南的BitGen部分提供了有關ISE設計套件的更多信息。UG908，Vivado編程和調試用戶指南的器件配置比特流設置部分提供了有關Vivado設計套件的更多信息。配置后，除非選擇了持久選項或使用SEU檢測，否則CCLK將關閉。請參見第6章中的Persist選項。CCLK引腳為3態，帶有弱上拉。

?在從配置模式下，CCLK是一個輸入。

無論模式引腳設置如何，JTAG/邊界掃描配置接口始終可用。

7系列FPGA與之前FPGA的配置差異

7系列器件支持與Virtex??6FPGA相同的配置接口，但主BPI?Down模式除外。7系列FPGA不支持MasterBPI?Down模式。此外，一些配置界面通過這些功能進行了增強，可實現更快的配置：

?主SPI配置模式支持使用高達4位寬的數據總線從SPI閃存讀取，這類似于Spartan??6FPGA主SPI配置模式。

注意：在7系列中，將DIN引腳功能分配給共享D01配置數據總線引腳的多功能引腳，以支持x2或x4SPI數據寬度。這與DIN是專用引腳的Virtex?6FPGA不同，也不同于將DIN分配給多用途D0配置數據總線引腳的Spartan?6FPGA。

?MasterSPI配置模式支持在下降沿為數據計時，允許時鐘周期的最佳使用，因此更快的配置速度。

?主SPI配置模式支持大于128Mb的閃存密度。

?主BPI配置模式支持通過閃存設備的突發同步讀取模式從BPI（并行NOR）閃存讀取。ADV_B引腳是相對于Virtex?6FPGABPI接口的新引腳，用于支持BPI同步讀取模式所需的地址鎖存。

?AES解密器支持高達16位寬的配置數據總線寬度。

?相對于Virtex?6，SelectMAP模式和ICAPE2原語沒有BUSY引腳/端口。7系列中不需要BUSY，因為SelectMAP/ICAPE2輸出數據是確定性的（請參見通過SelectMAP接口訪問配置寄存器，第128頁。）

?見UG953，VivadoDesignSuite7系列FPGA和Zynq?7000SoC庫指南，用于配置和邊界掃描組件（基元）。7系列原語名稱以“E2”后綴結尾，而Virtex?6FPGA原語以“_VIRTEX6”后綴結尾。

7系列器件支持3.3V、2.5V、1.8V或1.5VI/O的配置接口。配置接口包括bank0中的JTAG管腳、bank0中的專用配置管腳以及bank14和bank15中與特定配置模式相關的管腳。以支持bank0、bank14和bank上適當的配置接口電壓15、需要滿足以下條件：

?配置組電壓選擇引腳(CFGBVS)必須設置為高電平(VCCO_0)或低電平(GND)，才能將組0、14和15中的配置和JTAGI/O設置為3.3V/2.5V或1.8V /1.5V操作，分別。當CFGBVS設置為低以進行1.8V/1.5VI/O操作時，到bank0的VCCO_0電源和I/O信號必須為1.8V（或更低）以避免器件損壞。如果CFGBVS為低電平，則用于bank14和15中配置的任何I/O引腳也必須在1.8V或1.5V下供電和運行。

有關詳細信息，請參見第32頁的配置組電壓選擇。

bank14和bank15中I/O的工作電壓由VCCO_14和VCCO_15電源分別決定。當bank14或bank15用于配置時，適用bank的VCCO電源應與VCCO_0電壓匹配，以實現整個配置接口的電壓兼容性。當CFGBVS連接到GND以進行1.8V/1.5VI/O操作時，如果在bank14或bank15中使用任何配置I/O，VCCO_14或VCCO_15以及到bank14或bank15的配置I/O信號必須是1.8V或1.5V以避免設備損壞。

大多數7系列FPGA均受ISE設計套件（也支持前幾代產品）和較新的Vivado設計套件的支持。本用戶指南中描述的用戶選項通常指的是ISE設計套件工具名稱，但在Vivado設計套件中也可以找到相同的選項。例如，ISEDesignSuiteBitGen工具生成比特流。在Vivado中，可以使用WRITE_BITSTREAMTcl命令。有關更多信息，請參閱：

?UG835，VivadoDesignSuiteTcl命令參考指南

?UG908，VivadoDesignSuite用戶指南：編程和調試

注意：BitGen命令選項是VivadoDesignSuite中的Tcl屬性。有關屬性和值的詳細信息，請參閱UG908中的附錄A，設備配置比特流設置。

設計注意事項

為了打造一個高效的系統，重要的是要考慮哪種FPGA配置模式最符合系統的要求。每種配置模式都專用于某些FPGA管腳，并且只能在配置期間臨時使用其他多功能管腳。配置完成后，這些多功能引腳將被釋放以供一般使用。

同樣，配置模式可以對某些FPGAI/Obank施加電壓限制。

有幾種不同的配置選項可用，雖然選項很靈活，但每個系統通常都有一個最佳解決方案。選擇最佳配置選項時必須考慮幾個主題：整體設置、速度、成本和復雜性。

配置比特流長度

FPGA設計被編譯成比特流。比特流通過配置接口加載，以使用設計配置FPGA。每個FPGA部件類型的完整比特流具有固定長度。表1?1顯示了7系列FPGA的比特流長度和其他器件特定信息。

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總結

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