Cadence PCB信號完整性 (SI) 和電源完整性技術(PI)提供了可調整、高性價比并且支持前仿真和后仿真的系統互聯設計和分析環境。

Cadence PCB信號完整性 (SI) 和電源完整性技術(PI)提供了可調整、高性價比并且支持前仿真和后仿真的系統互聯設計和分析環境。Cadence PCB SI和PI產品與Cadence Allegro PCB編輯器、Allegro PCB布線器、 Allegro Design Entry HDL和Allegro System Architect緊密結合，能夠實現沖前端到后端、約束驅動的高速PCB系統設計。 Cadence PCB SI技術讓設計師嫩夠在整個設計過程中解決高速問題、從而能夠解決高密度、高復雜度和高速邊沿變化率等不斷提高的挑戰帶來的問題。通過這種方法，設計團隊不需要在設計過程的后期進行耗時耗力的仿真——修復——再仿真的反復驗證。它還讓設計團隊在最大化系統電氣性能的同時最小化成品的總成本。除了支持Cadence DML建模外，IBIS建模標準也已經原生支持，而晶體管級模型可以通過原生的Spice仿真器以及一個向導來執行導入。另外，工程師可以通過將生產容差加入拓撲仿真來提高產量（成品率）。 Cadence PCB SI技術集成的設計和分析環境使的設計師不再需要轉換設計數據庫進行仿真。設計師還可通過考慮封裝設計對芯片間傳輸的信號整體表現的影響，從而更精確地解決時序預算的問題。此設計流程讓設計師能夠輕松執行對復雜的高速PCB系統布線前和布線后的模型提取與仿真驗針。 優勢 1、高度集成的設計和分析環境避免設計轉換帶來的錯誤和時間消耗。 2、簡單易用的布線前分析（前仿真）工具引入了一個設計方法，可以通過一致的、從前端到后端的約束管理系統簡化布線后的設計驗證。 2、電源穩定性和供給可以通過DC和AC電源分析得以優化。 4、串行設計方法支持采用前仿真和后仿真的方式，通過使用最新的業界標準IBIS-AMI模型執行快速、精確而且詳細的超大碼長仿真，從而指導設計。 5、復雜的源同步并行接口的時序預算可以使用優化的總線分析解決方案有效地確認。 特性 集成的高速設計和分析 Allegro PCB SI可以對Allegro PCB編輯器的數據庫進行讀寫操作，從而避免可能出現的轉換問題，并且允許將約束規則和模型嵌入到電路板設計文件中（見圖1）。集成的設計和分析系統關注于從前端到后端的的多網絡電路架構的邏輯設計到物理實現。例如，差分對和拓展網絡（帶有串聯匹配的網絡）會作為一個電網絡進行識別、提取和仿真，無論是在原理圖中還是電路板設計中。SigXplorer模塊，集成在邏輯設計（原理圖）或物理設計（電路板）設計工具中，提供了一個圖形化的界面，可以查看由輸入輸出緩沖器、傳輸線、過孔等構成的復雜拓撲網絡，并可以修改參數執行假設分析（what-if）仿真，而不必在實際電路中修改。SigXplorer還允許工程師掃描拓撲中變量參數以確認拓撲解決方案空間（各項參數的容差），并將這些要求加入約束管理器中指導PCB設計。輸入輸出緩沖器可以使用多種流行的技術（模型標準）包括業界標準IBIS模型和加密SPICE模型。

約束驅動的設計方法 Cadence PCB SI技術與Allegro PCB設計平臺的約束管理器緊密無縫地協同工作。源自仿真度的約束規則可以在SigXplorer拓撲界面中集合成一個電氣約束規則集（ECsets）。這些電氣約束規則集可以通過約束管理器應用到其它網絡中。Allegro PCB SI、Allegro Design Entry HDL和Allegro PCB Designer中都包含了約束管理器，可以讓設計師通過仿真和參數掃描分析建立約束規則，并實現從前端到后端、約束驅動的設計過程。

串行設計方法 當工程師面對如今越來越快的傳輸速率要求時，接口的任意部分也顯得更為復雜。收發器的動態均衡化與時鐘和數據重建算法特性需要更高級的建模技術。芯片封裝模型需要使用S參數以更精確地描述從晶元到封裝針腳的互聯特性。PCB架構，例如信號損耗、介質材料的頻率影響和非連續阻抗等，也必須通過精確的寬帶S參數互聯模型進行細節性描述。， Allegro PCB SI解決方案集成的場解決器（包含兩維全波FEM)，支持最新的描述串行/解串流程的IBIS 5.x算法模型接口（AMI）標準，以及精確的分析法過孔建模（支持窄帶、寬帶和S參數建模）。 Allegro PCB SI的通道仿真功能是一個單獨集成的準確的解決方案，用于串行連接設計和兼容性測試。它包含了從晶元到晶元精確建模，以及超大碼長（數百萬比特）仿真和統計分析技術，從而可以確保業界串行傳輸標準協議如PCIE和SATA等的電氣兼容性。. 帶有兼容眼狀掩碼的眼圖，以及澡盆曲線（誤碼率曲線）在工程師所必須測量的接口兼容性波形特性之中。（見圖4。）相對于半導體和串行器/解串器供應商所提供的私有工具，使用Allegro PCBSI，工程師可以更徹底、更有效率地執行串行連接分析。

源同步總線分析方法 Allegro PCB SI提供了迅速而簡易的方法進行所有與源同步總線相關信號的后仿真分析。它可以縮短帶有或不帶有芯片內建端接電阻（ODT）的源同步總線功能相關的個各種配置（讀寫、激活、空閑）的仿真時間。AllegroPCB SI解決方案允許將信號關聯起來并將這種關聯關系保存到設計數據庫中。用戶可以選擇僅僅執行反射分析，或者是包含串擾的全面分析。Allegro PCB SI允許用戶對源同步總線中不同的信號設置自定義的減額表格（derating table），并據之計算信號的建立和保持時間裕量。（見圖5。）

額外的特性 1、評估串擾——這個特性允許用戶通過創建串擾表格驅動在交互式和自動布線中控制串擾預算來減少所需的布線層數目 2、設計關聯（封裝基板到電路板或者多電路板）——多電路板和芯片封裝基板設計中的互聯可以使用Allegro PCBSI設計關聯技術結合在一起，從而分析歷經封裝基板、電路板和連接器，從晶元到晶元的信號特性。 3、EMI分析和規則檢查——單線或多線的EMI仿真綜合規則檢查引擎，EMControl，使工程師能夠執行電磁兼容設計。 4、模型綜合（編輯器）——用戶可以在一個易用的編輯環境中快捷地創建、維護和驗證仿真模型。支持的模型包括IBIS、Spectre、Mentor/QuadXTK和Hspice（后者需要有Synopsys公司的HSPICE仿真器授權）。 5、PCB設計規劃選項——通過這個平面規劃選項，用戶可以評估布線策略，并結合設計邏輯輸入（網表編輯）工具，將設計意圖以嵌入約束規則的方式指定到從前端到后端的設計數據庫中。 6、資源庫——在Cadence.com上提供了一個涵蓋技術文檔、設計IP和教學視頻等內容的在線綜合資源庫。(在網站上的路徑是Productsand Solutions > PCB Design > Resource Library。) 7、Mentor Board Station接口——提供一個到Mentor Board Station工具的雙向接口，允許使用Allegro PCB SI對BoardStation的設計進行分析和布線，然后將最終結果交還到BoardStation環境中，從而進行 剩下的生產文件輸出流程。

轉載于:https://www.cnblogs.com/lifan3a/articles/6097183.html

總結

以上是生活随笔為你收集整理的Cadence PCB SI的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。