• 入門要掌握HDL：這是硬件涉及語言，會涉及到比較多的數(shù)電知識，可以先進行復習。同時一般HDL包括VHDL和Verilog HDL兩種，由于Verilog HDL和C語言比較接近，學習起來可能簡單一點，但是要注意和C的區(qū)分。

• 熟悉語法并且決定好要使用的編譯器：Intel的Quartus、Xilinx的ISE和Vivado，同時要準備其官方手冊方便檢查語法問題。《verilog_IEEE官方標準手冊-2005_IEEE_P1364》、《IEEE Standard VHDL Language_2008》

• 獨立完成一些數(shù)字電路的設計，就是給一個指標或者時序圖，能獨立用HDL語言去實現(xiàn)硬件電路。在能用此實現(xiàn)HDL設計以后可以購買Altera的cyclone IV系列，或者Xilinx（塞思靈）的Spantan 6。仿真的話用modelsim仿真。（用testbench測試，參考）

• 由于綜合完成的電路會有很多警告，得學會同步設計原則、優(yōu)化電路（速度優(yōu)先還是面積優(yōu)先）、怎樣同步異頻時鐘、時鐘樹的設計等等，還需要學會加快編譯速度、靜態(tài)時序分析、嵌入式邏輯分析儀等。

• 提高開發(fā)效率（模塊化編程（sublime text編輯器））

• 解決實際問題，比如：信號處理、圖像處理

• 如果你是做IC驗證的，就必須掌握System Verilog（代替testbench）和UVM

• 怎么在modelsim中創(chuàng)建DO文件（TCK/TK）

• Git是干嘛的？

• 用虛擬Jtag創(chuàng)造屬于自己的調試工具。

• 用python編寫腳本，一勞永逸

jtag

JTAG(Joint Test Action Group，聯(lián)合測試工作組)是一種國際標準測試協(xié)議（IEEE 1149.1兼容），主要用于芯片內部測試。現(xiàn)在多數(shù)的高級器件都支持JTAG協(xié)議，如DSP、FPGA器件等。標準的JTAG接口是4線：TMS、TCK、TDI、TDO，分別為模式選擇、時鐘、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。

TCK——測試時鐘輸入；
TDI——測試數(shù)據(jù)輸入，數(shù)據(jù)通過TDI輸入JTAG口；
TDO——測試數(shù)據(jù)輸出，數(shù)據(jù)通過TDO從JTAG口輸出；
TMS——測試模式選擇，TMS用來設置JTAG口處于某種特定的測試模式。
可選引腳TRST——測試復位，輸入引腳，低電平有效。

對Flash編程時
在PCB電路設計好后，即可用程序先將對JTAG的控制指令，通過TDI送入JTAG控制器的指令寄存器中。再通過TDI將要寫的Flash的地址、數(shù)據(jù)及控制線信號寫入BSR中，并將數(shù)據(jù)鎖存到BSC中，用EXTEST指令通過BSC將寫入Flash。

總結

以上是生活随笔為你收集整理的关于FPGA的学习顺序的全部內容，希望文章能夠幫你解決所遇到的問題。

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