verilog2001中在呢個價四個關鍵字，generate，endgenerate, genvar, localparam.

genvar是一個新增的數據類型，用在generate的循環中的標尺變量必須定義為genvar類型。

module buffer_1(input wire in,output wire out);assign out = ~in; endmodule module buffer_8(input wire[7:0] din,output wire[7:0] dout);genvar i;generatefor(i=0; i<8; i=i+1) beginbuffer_1 buffer_1_1(.in(din[i]), .out(dout[i]));end endgenerate endmodule

generate 語句中可以出現以下三種語句：

循環 for

條件if else

分支case

循環

module nbit_xor#(parameter SIZE=16)(input(SIZE-1:0) a,b,output[SIZE-1:0] y);genvar gv_i;generatefor(gv_i=0;gv_i<SIZE;gv_i++)begin:sblkaxor uxor(y[gv_i],a[gv_i],b[gv_i]);endendgenerate endmodule

條件

module adder#(parameter SIZE=4)(input[SIZE-1:0] a,b,output[SIZE-1:0] sum,output carry_out);wire [SIZE-1:0] carry;genvar gv_k;generatefor(gv_k=0;gv_k<SIZE;gv_k++)begin: gen_blk_adderif(gv_k == 0)half_adder u_ha (.a(a[gv_k]),.b(b[gv_k]),.sum(sum[gv_k]),.carry_out(carry[gv_k]),);elsefull_adder u_ha (.a(a[gv_k]),.b(b[gv_k]),.sum(sum[gv_k]),.carry_in(carry[gv_k-1]),.carry_out(carry[gv_k]),);endendgenerate endmodule

分支

module adder#(parameter SIZE=4parameter IMPLEMENTATION_LEVEL=0)(input[SIZE-1:0] arg1,arg2,output[SIZE-1:0] result,);generatecase(IMPLEMENTATION_LEVEL)0: assign result=arg1+arg2;1:.....;2:.....;3:.....;default:......;endgenerate endmodule

總結

以上是生活随笔為你收集整理的generate用法的全部內容，希望文章能夠幫你解決所遇到的問題。

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