在進行FPGA模塊的開發過程中，常常需要對數據的處理過程進行行為仿真，以驗證FPGA的功能邏輯是否正確，因此需要將FPGA行為仿真的結果與MATLAB或C/C++的處理結果進行對比驗證。但需要對比的數據量比較大時，將輸入輸出結果數據存入文件進行對比是非常常用的方法。

Verilog中讀寫文件常用到的系統任務主要有以下幾個：

1.文件打開、關閉與定位操作：$fopen(file_name)、$fclose(file_name)、$fseek();

2.文件讀取：$fscanf和 $?readmemh，其中$?readmemh的作用是件文件中的數據一次性的讀入某個數組中，然后依次從數組中取出1個數據進行處理；而$fscanf的作用是從文件中讀出一行的數據。兩個系統任務的常見用法如下：

$?readmemh

reg [15:0] data_mem [0:1023] ;//定義一個位寬為16bit，深度為1024的mem $?readmemh("path/data.txt",data_src_mem);

$fscanf

reg [15:0] reg1, reg2, reg3; //定義三個位寬為16bit的寄存器 cnt = $fscanf(fp, "%d %d %d", reg1, reg2, reg3);//從數據文件中以十進制的方式讀出一行中的三個數

總結

以上是生活随笔為你收集整理的【Verilog语法】读文件的全部內容，希望文章能夠幫你解決所遇到的問題。

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