verilog 里面，always和always@(*)有區別嗎？

• 一般always@(*)是指里面的語句是組合邏輯的。always@后面內容是敏感變量，always@(*)里面的敏感變量為*，意思是說：敏感變量由綜合器根據always里面的輸入變量自動添加，不用自己考慮。

• 如果沒有@，那就是不會滿足特定條件才執行，而是執行完一次后立馬執行下一次，一直重復執行。比如testbench里面產生50Mhz的時鐘就(假設時間尺度是1ns）可以寫成 always #20 CLK_50Mhz = ～CLK_50Mhz;

總結

以上是生活随笔為你收集整理的【verilog语法】always@(*)自动添加敏感变量列表的全部內容，希望文章能夠幫你解決所遇到的問題。

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