1.PLD/FPGA/CPLD

? ? PLD（Programmable Logic Device）:可編程邏輯器件，數(shù)字集成電路半成品，芯片上按照一定的排列方式集成了大量的門和觸發(fā)器等基本邏輯元件，使用者按照設(shè)計(jì)要求運(yùn)用開(kāi)發(fā)工具將這些片內(nèi)的元件連接起來(lái)，此過(guò)程稱為編程；

? ? FPGA：基于查找表技術(shù)，要外掛配置用的EEPROM的PLD產(chǎn)品；由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊。

? ? CPLD（復(fù)雜可編程邏輯器件?Complex Programmable Logic Device）：基于乘積項(xiàng)技術(shù)，不需要外掛配置用的PLD產(chǎn)品。由可編程的與門，或門陣列以及宏單元構(gòu)成。與門，或門陣列可以重新編程，實(shí)現(xiàn)多種邏輯功能。宏單元則可以實(shí)現(xiàn)組合，時(shí)序邏輯功能模塊。

2.CPLD與FPGA的結(jié)構(gòu)

? ? CPLD一個(gè)基本單元（宏單元）就可以分解十幾個(gè)甚至20,30多個(gè)組合邏輯輸入，而FPGA的一個(gè)基本單元（LUT）只能處理4輸入的組合邏輯，由此看來(lái)，CPLD適合用于設(shè)計(jì)譯碼等復(fù)雜的組合邏輯電路。

? ? FPGA中包含的基本單元和觸發(fā)器數(shù)量很多，成千上萬(wàn)，而CPLD一般只能做到512個(gè)邏輯單元。因此，在設(shè)計(jì)中使用到大量觸發(fā)器，如設(shè)計(jì)一個(gè)復(fù)雜的時(shí)序邏輯電路，那么就應(yīng)該用FPGA。

3.CPLD的工作原理

? ? CPLD是基于乘積項(xiàng)的，此種CPLD的結(jié)構(gòu)主要包括宏單元，可編程的連線（PIA）和I/O控制模塊，基本邏輯功能就是由宏單元來(lái)實(shí)現(xiàn)的。

? ? PIA則起到復(fù)雜信號(hào)傳遞，連接所有宏單元的作用，I/O控制塊負(fù)責(zé)輸入輸出的電氣特性控制。INPUT/GCLK1,INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局時(shí)鐘，清零和輸出使能信號(hào)，這些信號(hào)有專用連線與CPLD中每個(gè)宏單元相連。

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? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?CPLD器件結(jié)構(gòu)圖?

????CPLD的宏單元左側(cè)是乘積項(xiàng)陣列，即“與或”陣列，每個(gè)交叉點(diǎn)都是一個(gè)可編程熔絲，如果導(dǎo)通就實(shí)現(xiàn)“與”邏輯，后面的乘積項(xiàng)選擇矩陣是一個(gè)“或”陣列，兩者一起實(shí)現(xiàn)組合邏輯。最右側(cè)是一個(gè)可編程的D觸發(fā)器，它的時(shí)鐘，清零輸入都可以編程選擇。

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? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?CPLD宏單元圖

4.FPGA的工作原理

? ? FPGA是基于查找表的原理與結(jié)構(gòu)，查找表簡(jiǎn)稱LUT（Look-Up-Table），本質(zhì)上就是一個(gè)RAM（掉電不保存數(shù)據(jù)），目前使用最多的是4輸入LUT，用戶通過(guò)原理圖或硬件描述語(yǔ)言描述了一個(gè)邏輯電路以后，FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。

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? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?4輸入與門實(shí)現(xiàn)邏輯電路和LUT的實(shí)現(xiàn)方式

參考博文：https://www.cnblogs.com/chensimin1990/p/5684329.html

總結(jié)

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