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【數(shù)字IC精品文章收錄】學(xué)習(xí)路線·基礎(chǔ)知識·總線·腳本語言·芯片求職·EDA工具·低功耗設(shè)計Verilog·STA·設(shè)計·驗證·FPGA·架構(gòu)·AMBA·書籍

筆試
聯(lián)發(fā)科技筆試內(nèi)容考試比較全面，對verilog語法的掌握，驗證方法論，設(shè)計方法論，低功耗，跨時鐘域，復(fù)位，C語言等均有涉獵

舉例說明同步復(fù)位和異步復(fù)位，什么情況下使用異步復(fù)位同步釋放，舉一個異步復(fù)位同步釋放的列子：

什么情況下要用異步復(fù)位同步釋放
未在本模塊時鐘域做過“異步復(fù)位，同步釋放”處理的復(fù)位信號，提供給本模塊做異步復(fù)位使用時，都需要做“異步復(fù)位，同步釋放”處理。常見于系統(tǒng)內(nèi)兩部件不在同一時鐘域的情況下。
只是拉高的信號打兩拍，拉低的信號，也就是復(fù)位信號有效的時候，該復(fù)位就復(fù)位，該干嘛干嘛，我們不用去管它

動態(tài)功耗和靜態(tài)功耗分別指哪些，可以通過什么方法降低?

動態(tài)功耗和靜態(tài)功耗
動態(tài)功耗：開關(guān)功耗和短路功耗，開關(guān)功耗即負載電容充電放電產(chǎn)生的功耗，短路功耗為0-1/1-0變換過程中npmos管同時導(dǎo)通產(chǎn)生的功耗
靜態(tài)功耗：漏電流功耗 想減少動態(tài)功耗，那么方法就是：

降低電壓；

降低翻轉(zhuǎn)率；

減少負載電容；

什么叫input_delay，什么是output_delay?可以通過作圖等方式來解釋

有如下圖所示的電路圖，已知clock-2-q的delay是1.5ns，時鐘周期T=12ns，F0與F1之間的skew是1ns，set up time為1ns，hold time是0.5ns，在考慮setup violation和hold violation的情況下，求tc0_max,tc0_min,tc1_max,tc1_min

什么是OCV，為什么要使用OCV，電路中的哪些路徑受到OCV的影響

OCV:全芯片變化分析模式，on-chip variation mode

為什么要使用OCV？因為制造工藝的限制，同一芯片上不同位置的MOS晶體管的性能會有一些差異。庫中的PVT是一個"點"，比如1.2V，250℃，工藝1.0。
但實際芯片的PVT永遠不會落在一個點上，而是一個范圍；比如說有時序關(guān)系的幾個cell，可能這幾個cell的PVT是1.18V，20℃，工藝0.98。而那個cell的PVT是1.21V，35℃，工藝1.01。這些cell的PVT都不在那個點上，怎么去分析呢？這時候就需要OCV了。

STA三種模式的理解和特點

單一模式，最好最壞分析模式，全芯片變化分析模式，這三種模式會影響時鐘路徑和數(shù)據(jù)路徑

正則表達式的使用和字符匹配

一面
同步FIFO的目的是什么？
寫進去的和讀出來的速度不一樣，才需要緩存，一樣就不需要緩存了。

異步FIFO深度36可以實現(xiàn)嗎，格雷碼和二進制碼轉(zhuǎn)換
如果FIFO深度不是2的整次冪，那么地址從最大跳變到0時，相應(yīng)的格雷碼地址變化就不止1bit了，這樣會增加亞穩(wěn)態(tài)的概率。

格雷碼是對控制信號進行控制的，異步FIFO的本質(zhì)，沒有對數(shù)據(jù)本身做格雷碼，fifo的空滿狀態(tài)，對控制信號采錯了，只會影響數(shù)據(jù)的延時，但是不會改變數(shù)據(jù)本身的值。

建立時間保持時間不滿足的解決辦法

建立時間不滿足：pipeline做成流水線，重定時，
保持時間不滿足：傳輸路徑上插入buffer

二面
一面未通過，結(jié)束在一面上

總結(jié)

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