Verilog數字系統設計——完成如下公式所表示的邏輯功能模塊

題目

試編程完成如下公式所表示的邏輯功能模塊：
out = a & （~b ⊕ （c | d））

要求實用always塊、連續賦值assign和門級原語三種方法完成同一功能；

要求編制測試模塊對實現的邏輯功能進行完整的測試，仔細思考何為完整；

實驗提交Verilog設計文件（.v文件）和仿真波形截圖，文件打包，壓縮包以自己的學號+姓名命名。
仿真截圖

代碼

下面展示一些 內聯代碼片。

// An highlighted block module pro2_1(out,a,b,c,d);output out;input a,b,c,d;//reg out;not u1(nb,b);or u2(h,c,d);xor u3(y,nb,h);and u4(out,a,y);endmodulemodule pro2_2(out,a,b,c,d);output out; input a,b,c,d; assign out = a&(~b^(c|d));Endmodulemodule pro2_3(out,a,b,c,d);output out; input a,b,c,d; reg out; always @(a or b or c or d) out=a&(~b^(c|d));Endmodule//`include "pro2_3.v" module pro2_test;reg a_t,b_t,c_t,d_t;//wire out_t;pro2_1 pro2_1(.out(out_t1),.a(a_t),.b(b_t),.c(c_t),.d(d_t));pro2_2 pro2_2(.out(out_t2),.a(a_t),.b(b_t),.c(c_t),.d(d_t));pro2_3 pro2_3(.out(out_t3),.a(a_t),.b(b_t),.c(c_t),.d(d_t));initialbegina_t=0;b_t=0;c_t=0;d_t=0;endalways #5 {a_t,b_t,c_t,d_t}={a_t,b_t,c_t,d_t}+1'b1; endmodule

運行截圖

總結

以上是生活随笔為你收集整理的【Verilog数字系统设计——完成如下公式所表示的逻辑功能模块】的全部內容，希望文章能夠幫你解決所遇到的問題。

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