版圖設計培訓資料

第四部分：版圖設計藝術 4.2 寄生電容 4) 特定的工藝中，隨著金屬層次越高，最小寬度越大。 M1離襯底最近，單位面積電容越大。M4走供電總線，M3用作二級供電，如下圖所示M2的寄生電容最小。 根據設計要求選擇最小寄生電容層次 當層次離襯底越來越遠時單位面積的電容越來越小，但最小寬度卻在增大。 * 技術中心內部資料 第四部分：版圖設計藝術 4.2 寄生電容 4.2.1 減小寄生電容的方法 寄生電容＝金屬線寬×金屬長度×單位面積電容 1)敏感信號線盡量短 2)選擇高層金屬走線 最高層金屬，離襯底最遠，單位面積電容最小 3)敏感信號彼此遠離 4)不宜長距離一起走線 5)電路模塊上盡量不要走線 6)繞開敏感節點 * 技術中心內部資料 第四部分：版圖設計藝術 4.3 寄生電阻 1)每根金屬線都有寄生電阻(對于版圖電流超過0.5mA就應該留意它的線寬、drop的影響) 2)如下圖：我們希望這根導線能承載1毫安的電流，金屬最小寬度是2um，當電流流過這一長導線時，它上面的壓降是多少？電路要求10mv的電壓降？如何改進？ 2.1)IR Drop一般不要超過10mv，這意味著導線增加5倍。 3)電源布線時尤其要注意 金屬層是每方塊50毫歐=0.05歐 長/寬=方塊數 * 技術中心內部資料 第四部分：版圖設計藝術 4)可以根據19毫安的總電流來確定整條導線的尺寸。對 這條導線采用每微米0.5毫安，需要的導線寬度為38微米才可靠。(用總電流安培數除以每微米安培數19/0.5) 沿整條路徑都布置很粗的供電方案 使導線沿路徑逐漸變細可節省面積 * 技術中心內部資料 第四部分：版圖設計藝術 4.3 寄生電阻 4.3.1 減小寄生電阻 寄生電阻＝(金屬長度/金屬寬度)×方塊電阻 1)加大金屬線寬，減小金屬長度 2)如果金屬線太寬，可以采用幾層金屬并聯走線 M1M2M3三層金屬并聯布線，總的寄生電阻減小1/3 * 技術中心內部資料 第四部分：版圖設計藝術 4.4 減小CMOS器件寄生效應 將晶體管裂開，用多個手指(finger)并聯取代 * 技術中心內部資料 第四部分：版圖設計藝術 4.5 天線效應 1)天線效應：在工藝干法刻蝕時會在晶片表面淀積電荷，暴露的導體可以收集能夠損壞薄柵介質的電荷，這種失效機制稱為等離子致損傷/天線效應。 2)解決天線效應的方法： 金屬跳層 用PN結將其電荷引入襯底 * 技術中心內部資料 第四部分：版圖設計藝術 4.6 閂鎖效應 1. Latch up 是指cmos晶片中, 在電源power VDD和地線GND之間由于寄生的PNP和NPN雙極性BJT相互影響而產生的一低阻抗通路, 它的存在會使VDD和GND之間產生大電流。 2. Latch up 最易產生在易受外部干擾的I/O電路處, 也偶爾發生在內部電路。 3. 隨著IC制造工藝的發展, 封裝密度和集成度越來越高,產生Latch up的可能性會越來越大。 4. Latch up 產生的過度電流量可能會使芯片產生永久性的破壞, Latch up 的防范是IC Layout 的最重要措施之一。 * 技術中心內部資料 第四部分：版圖設計藝術 5. Latch up 的原理分析(一) CMOS INV與其寄生的BJT截面圖 寄生BJT形成SCR的電路模型 B到c的增益可達數百倍 * 技術中心內部資料 第四部分：版圖設計藝術 6. Latch up 的原理分析(二) Q1為一垂直式PNP BJT, 基極(base)是nwell, 基極到集電極(collector)的增益可達數百倍；Q2是一側面式的NPN BJT，基極為P substrate，到集電極的增益可達數十倍；Rwell是nwell的寄生電阻；Rsub是substrate電阻。 以上四元件構成可控硅(SCR)電路，當無外界干擾未引起觸發時，兩個BJT處于截止狀態，集電極電流是C-B的反向漏電流構成，電流增益非常小，此時Latch up不會產生。 當其中一個BJT的集電極電流受外部干擾突然增加到一定值時，會反饋至另一個BJT，從而使兩個BJT因觸發而導通，VDD至GND間形成低抗通路，Latch up由此而產生。 * 技術中心內部資料 第四部分：版圖設計藝術 7. 版圖中產生的latch up？ 輸出電流很大的情況下； (P和N之間至少間距30-40u) 直接接到PAD的MOS管的D端； (將MOS管的D端加大，孔到AA的間距至少2u) 產生clk，開

總結

以上是生活随笔為你收集整理的计算机版图设计培训,版图设计培训资料.ppt的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。