系列文章目錄

一、FPGA學習筆記（一）入門背景、軟件及時鐘約束

二、FPGA學習筆記（二）Verilog語法初步學習(語法篇1)

三、FPGA學習筆記（三） 流水燈入門FPGA設計流程

四、FPGA學習筆記（四）通過數碼管學習頂層模塊和例化的編寫

五、FPGA學習筆記（五）Testbench（測試平臺）文件編寫進行Modelsim仿真

六、FPGA學習筆記（六）Modelsim單獨仿真和Quartus聯合仿真

七、FPGA學習筆記（七）verilog的深入學習之任務與函數（語法篇3）

---

目錄

• 系列文章目錄
• Modelsim單獨仿真
• Quartus聯合仿真
• Signal Tap II使用

Modelsim單獨仿真

Modelsim中新建項目后，導入編寫的Testbench文件和程序文件，點擊compile all編譯，沒有錯誤后，點擊start simulation 開始仿真。

在work中選擇編寫Testbench時定義的仿真模塊，取消勾選使能優化。

點擊Add Wave添加參數的波形。

利用Format可以更改顯示格式，利用快捷工具欄修改仿真時間。

Quartus聯合仿真

首先，需要在quartus中設置仿真的類型，可以在新建項目時設置

或者可以在Assignments中的Setting中設置

設置modelsim的軟件路徑

利用Quartus自動生成仿真文件Testbench框架

提示沒有錯誤后，在Settings中將生成的仿真文件.vt添加到項目文件中

打開.vt文件后，一些紅色箭頭標注的不需要，然后在里面添加自己需要的內容。

添加完成后設置編譯的仿真文件

添加完成后開啟仿真，quartus就會自動打開modelsim進行仿真。

Signal Tap II使用

下圖是設置的采樣時鐘，所以如果用這個時鐘去采集同樣頻率的sclk，是采集不到的



這里就可以選擇按鍵復位的觸發方式，在數據顯示界面就可以看到實體按鍵按下前后數據的變化，結合上面的觸發后數據顯示位置，來觀測數據

設置和數據顯示切換

設置完成后，保存到項目中，編譯生成下載，也可以在這個界面里下載

切換數據顯示格式：

數據采集開始：

下圖中/* */可以防止前面定義的信號被優化（如果編譯器發現這兩個變量對模塊輸入輸出沒有影響，就會優化），這樣signal tap才能有這個變量。
當然如果被定義了，但是其他程序沒有使用，還是沒用沒有這個變量

總結

以上是生活随笔為你收集整理的FPGA学习笔记（六）Modelsim单独仿真和Quartus联合仿真及signaltap使用的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。