〓 LEDA
　　LEDA?是可編程的語法和設計規范檢查工具，它能夠對全芯片的VHDL和Verilog描述、或者兩者混合描述進行檢查，加速SoC的設計流程。 LEDA預先將IEEE可綜合規范、可仿真規范、可測性規范和設計服用規范集成，提高設計者分析代碼的能力

〓 VCSTM
　　VCS是編譯型Verilog模擬器，它完全支持OVI標準的Verilog HDL語言、PLI和SDF。 VCS具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。VCS結合了節拍式算法和事件驅動算法，具有高性能、大規模和高精度的特點，適用于從行為級、RTL到Sign-Off等各個階段。VCS已經將CoverMeter中所有的覆蓋率測試功能集成，并提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言仿真。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。

〓 SciroccoTM
　　Scirocco是迄今為止性能最好的VHDL模擬器，并且是市場上唯一為SoC驗證度身定制的模擬工具。它與VCS一樣采用了革命性的模擬技術，即在同一個模擬器中把節拍式模擬技術與事件驅動的模擬技術結合起來。Scirocco的高度優化的VHDL編譯器能產生有效減少所需內存，大大加快了驗證的速度，并能夠在一臺工作站上模擬千萬門級電路。這一性能對要進行整個系統驗證的設計者來說非常重要。

〓 Vera
　　Vera驗證系統滿足了驗證的需要，允許高效、智能、高層次的功能驗證。Vera驗證系統已被Sun、NEC、Cisco等公司廣泛使用以驗證其實際的產品，從單片ASIC到多片ASIC組成的計算機和網絡系統，從定制、半定制電路到高復雜度的微處理器。Vera驗證系統的基本思想是產生靈活的并能自我檢查的測試向量，然后將其結合到test-bench中以盡可能充分測試所設計的電路。Vera驗證系統適用于功能驗證的各個層次，它具有以下特點：與設計環境的緊密集成、啟發式及全隨機測試、數據及協議建模、功能代碼覆蓋率分析。

〓 Physical Compiler
　　Physical Compiler?解決0.18微米以下工藝技術的IC設計環境，是Synopsys物理綜合流程的最基本的模塊，它將綜合、布局、布線集成于一體，讓RTL設計者可以在最短的時間內得到性能最高的電路。 通過集成綜合算法、布局算法和布線算法。在RTL到GDS II的設計流程中，Physical Compiler向設計者提供了可以確保即使是最復雜的IC設計的性能預估性和時序收斂性。

〓 Clocktree Compiler
　　ClockTree Compiler是嵌入于Physical Compiler的工具，它幫助設計者解決深亞微米IC設計中時鐘樹的時序問題。它不僅能夠簡化設計流程，而且可以極大的提高時鐘樹的質量：對于插入延時有5％－20％的改進，對時鐘偏移有5％－10％的改進。

〓 DC-Expert
　　DC得到全球60多個半導體廠商、380多個工藝庫的支持。據最新Dataquest的統計，Synopsys的邏輯綜合工具占據91%的市場份額。DC是十二年來工業界標準的邏輯綜合工具，也是Synopsys最核心的產品。它使IC設計者在最短的時間內最佳的利用硅片完成設計。它根據設計描述和約束條件并針對特定的工藝庫自動綜合出一個優化的門級電路。它可以接受多種輸入格式，如硬件描述語言、原理圖和網表等，并產生多種性能報告，在縮短設計時間的同時提高設計性能。

〓 DC Ultra
　　對于當今所有的IC設計，DC Ultra? 是可以利用的最好的綜合平臺。它擴展了DC Expert的功能，包括許多高級的綜合優化算法，讓關鍵路徑的分析和優化在最短的時間內完成。在其中集成的Module Compiler數據通路綜合技術， DC Ultra利用同樣的VHDL/Verilog流程，能夠創造處又快又小的電路。

〓 DFT Compiler
　　DFT Compiler提供獨創的“一遍測試綜合”技術和方案。它和Design Compiler 、Physical Compiler系列產品集成在一起的，包含功能強大的掃描式可測性設計分析、綜合和驗證技術。DFT Compiler可以使設計者在設計流程的前期，很快而且方便的實現高質量的測試分析，確保時序要求和測試覆蓋率要求同時得到滿足。DFT Compiler同時支持RTL級、門級的掃描測試設計規則的檢查，以及給予約束的掃描鏈插入和優化，同時進行失效覆蓋的分析。

〓 Power Compiler
　　Power Compiler?提供簡便的功耗優化能力，能夠自動將設計的功耗最小化，提供綜合前的功耗預估能力，讓設計者可以更好的規劃功耗分布，在短時間內完成低功耗設計。Power Compiler嵌入Design Compiler/Physical Compiler之上，是業界唯一的可以同時優化時序、功耗和面積的綜合工具。

〓 FPGA Compiler II
　　FPGA Compiler II是一個專用于快速開發高品質FPGA產品的邏輯綜合工具，可以根據設計者的約束條件，針對特定的FPGA結構（物理結構）在性能與面積方面對設計進行優化，自動地完成電路的邏輯實現過程，從而大大降低了FPGA設計的復雜度。FPGA Compiler II利用了特殊的結構化算法，結合高層次電路綜合方法，充分利用復雜的FPGA結構將設計輸入綜合成為滿足設計約束條件，以宏單元或LUT為基本模塊的電路，可以多種格式輸出到用戶的編程系統中。FPGA Compiler II為FPGA設計者提供高層次設計方法，并為IC設計者用FPGA做樣片而最后轉換到ASIC提供了有效的實現途徑。

〓 Prime Power
　　動態功耗的門級仿真和分析的工具，可精確分析基于門級的設計的功耗問題，逐漸成為ASIC和對功耗要求較高的結構定制產品（袖珍計算機和通訊設備）設計者的高級解決方案

〓 PrimeTime
　　PrimeTime® 是針對復雜、百萬門芯片進行全芯片、門級靜態時序分析的工具。PrimeTime可以集成于邏輯綜合和物理綜合的流程，讓設計者分析并解決復雜的時序問題，并提高時序收斂的速度。PrimeTime是眾多半導體廠商認可的、業界標準的靜態時序分析工具。

〓 Formality
　　Formality是高性能、高速度的全芯片的形式驗證：等效性檢查工具。它比較設計寄存器傳輸級對門級或門級對門級來保證它沒有偏離原始的設計意圖。在一個典型的流程中，用戶使用形式驗證比較寄存器傳輸級源碼與綜合后門級網表的功能等效性。這個驗證用于整個設計周期，在掃描鏈插入、時鐘樹綜合、優化、人工網表編輯等等之后，以便在流程的每一階段都能在門級維持完整的功能等效。這樣在整個設計周期中就不再需要耗時的門級仿真。將Formality和PrimeTime這兩種靜態驗證方法結合起來，一個工程師可以在一天內運行多次驗證，而不是一天或一周只完成一次動態仿真驗證。

〓 Saber
　　Saber是Synopsys公司開發并于1987年推出的模擬及混合信號仿真軟件，被譽為全球最先進的系統仿真軟件，也是唯一的多技術、多領域的系統仿真產品。與傳統仿真軟件不同，Saber在結構上采用硬件描述語言（MAST）和單內核混合仿真方案，并對仿真算法進行了改進，使Saber仿真速度更快、更加有效、應用也越來越廣泛。應用工程師在進行系統設計時，建立最精確、最完善的系統仿真模型是至關重要的。
　　Saber可同時對模擬信號、事件驅動模擬信號、數字信號以及模數混合信號設備進行仿真。利用Synopsys公司開發的Calaversas算法，Saber可以確保同時進行的兩個仿真進程都能獲得最大效率，而且可以實現兩個進程之間的信息交換，并在模擬和數字仿真分析之間實現了無縫聯接。Saber適用領域廣泛，包括電子學、電力電子學、電機工程、機械工程、電光學、光學、水利、控制系統以及數據采樣系統等等。只要仿真對象能夠用數學表達式進行描述，Saber就能對其進行系統級仿真。在Saber中，仿真模型可以直接用數學公式和控制關系表達式來描述，而無需采用電子宏模型表達式。因此，Saber可以對復雜的混合系統進行精確的仿真，仿真對象不同系統的仿真結果可以同時獲得。為了解決仿真過程中的收斂問題，Saber內部采用5種不同的算法依次對系統進行仿真，一旦其中某一種算法失敗，Saber將自動采用下一種算法。通常，仿真精度越高，仿真過程使用的時間也越長。普通的仿真軟件都不得不在仿真精度和仿真時間上進行平衡。Saber采用其獨特的設計，能夠保證在最少的時間內獲得最高的仿真精度。Saber工作在SaberDesigner圖形界面環境下，能夠方便的實現與Cadence Design System和Mentor Graphics的集成。通過上述軟件也可以直接調用Saber進行仿真。

〓 JupiterXTTM
　　芯片設計者在層次化物理設計環境中完成從門級網表到布局布線收斂的重要工具，可以幫助您將Timing、Area和Power與您的設計進行匹配，JupiterXT通過下面的方法來管理和優化您的設計：
1、 物理版圖的層次化管理
2、 精確的面積、寄生參數和時序估計
3、層次化布局布線流程中，精確的子模塊時序加載

〓 AstroTM
　　Astro是Synopsys為超深亞微米IC設計進行設計優化、布局、布線的設計環境。Astro可以滿足5千萬門、時鐘頻率GHz、在0.10及以下工藝線生產的SoC設計的工程和技術需求。Astro高性能的優化和布局布線能力主要歸功于Synopsys在其中集成的兩項最新技術：PhySiSys和Milkyway DUO結構。

〓 Design VisionTM
Synopsys綜合環境的圖形界面，在通用技術層和門級進行設計瀏覽和分析的分析工具。

〓 Mars-railTM
　　Mars-Rail用于功耗和電漂移的分析和優化，以完成低功耗高可靠性的設計。它將自動在Apollo-II的布局布線中起作用。Mars-Rail的優點：

〓 Mars-xtalkTM
　　Mars-Xtalk可以進行充分的串擾分析，并能夠進行防止串擾發生的布局和布線，解決超深亞微米芯片設計中的信號完整性問題。

〓 CosmosLE/SETM
　　Synopsys的Cosmos解決方案可以進行自前向后的混合信號、全定制IC設計。它可以很好的處理自動化的設計流程和設計的靈便性，使得設計周期可以縮短數周甚至幾個月。CosmosLE提供了一個基于Milkyway數據庫的完整物理IC設計環境，同時可以無縫集成，動態交互操作所有Synopsys公司領先的物理設計工具。同時，CosmosSE還提供了一個易用的、基于Synopsys仿真工具的仿真環境，可以讓設計者從不同的抽象層次來分析電路是否符合要求。

〓 CosmosScopeTM
　　圖形化的波形分析工具，可以用來瀏覽和分析以圖形化顯示或列表顯示的模擬結果。

〓 HerculesTM
　　作為物理驗證的領先者，Hercules-II能驗證超過1億只晶體管的微處理器、超過1000萬門的ASIC和256MB的DRAM，推動技術前沿不斷進步。Hercules通過提供最快的運行時間和高速有效的糾錯（debugging）來縮短IC設計的周期。它綜合且強大的圖形界面能迅速幫助設計者發現并處理設計錯誤。Herculus具有進行層次設計的成熟算法，進行flat processing的優化引擎和自動確定如何進行每個區域數據處理的能力—這些技術縮短了運行時間，提高了驗證的精確度。

〓 NanoSimTM (Star-SIMXT)
　　NanoSimTM集成了業界最優秀的電路仿真技術，支持Verilog-A和對VCS仿真器的接口，能夠進行高級電路仿真的工具，其中包括存儲器仿真和混合信號的仿真。通過Hierarchical Array Reduction (HAR)技術，NanoSim 幾乎可以仿真無限大的仿真存儲器陣列。
Star-SimXT 是一個準確、高容量、高績效、易用的瞬態電路仿真軟件。Star-SimXT 能夠處理超過500萬電路元件的設計，提供的電流電壓波形圖與SPICE結果的誤差小于5%，而它的仿真速度比 Spice 快 10 到 1000倍。Star-SimXT 可以采用現有的 Spice 模型。

〓 HSPICETM
　　Star-Hspice 是高精確度的模擬電路仿真軟件，是世界上最廣泛應用的電路仿真軟件，它無與倫比的高精確度和收斂性已經被證明適用于廣泛的電路設計。Star-Hspice 能提供設計規格要求的最大可能的準確度。

〓 Star-RCXTTM
　　Star-RCXT用來對全新片設計、關鍵網以及塊級設計進行非常準確和有效的三維寄生參數提取，Star-RCXT還可以提供內建的電容電阻數據壓縮，延時計算以及噪聲分析。Star-RCXT 提供層次化處理模式以及分布式處理模式以達到最高處理量。Star-RCXT緊密結合于 Synopsys 的 SinglePass 流程。

〓 TetraMAX ATPG
　　TetraMAX? ATPG是業界功能最強、最易于使用的自動測試向量生成工具。針對不同的設計，TetraMAX可以在最短的時間內，生成具有具有最高故障覆蓋率的最小的測試向量集。TetraMAX支持全掃描、或不完全掃描設計，同時提供故障仿真和分析能力。

〓 DesignWare
　　DesignWare是SoC/ASIC設計者最鐘愛的設計IP庫和驗證IP庫。它包括一個獨立于工藝的、經驗證的、可綜合的虛擬微架構的元件集合，包括邏輯、算術、存儲和專用元件系列，超過140個模塊。DesignWare和 Design Compiler的結合可以極大地改進綜合的結果，并縮短設計周期。Synopsys在DesignWare中還融合了更復雜的商業IP（無需額外付費）目前已有：8051微控制器、PCI、PCI－X、USB2.0、MemoryBIST、AMBA SoC結構仿真、AMBA總線控制器等IP模塊。
DesignWare中還包括一個巨大的仿真模型庫，其中包括170,000多種器件的代時序的功能級仿真模型，包括FPGAs (Xilinx, Altera,…), uP, DSP, uC, peripherals, memories, common logic, Memory等。還有總線(Bus-Interface)模型PCI-X, USB2.0, AMBA, Infiniband, Ethernet, IEEE1394等，以及CPU的總線功能仿真模型包括ARM, MIPS, PowerPC等。

〓 Co-Centric
　　SystemC仿真器和算法、架構、硬件和軟件多層抽象模型的聯合驗證和分析的規范環境。

〓 TCAD-Taurus Medici
　　Taurus-Medici是Synopsys器件模擬工具Medici,Davinci和Taurus-device的整合，在Taurus-Medici里，用戶可以運行自己想要的器件模擬器，如果有Medici，你就可以用Taurus-device的2-D分析工具，如果有Davinci，你就可以用Taurus-device的3-D分析工具．
Medici是一個MOS,bipolar或其他各種類型的晶體管的行為級仿真工具，可以模擬一個器件內部的電勢和載流子2-D分布，可以預測任意偏置下的器件電特性．
Davinci是一個MOS,bipolar或其他各種類型的晶體管的行為級仿真工具，可以模擬一個器件內部的電勢和載流子3-D分布，可以預測任意偏置下的器件電特性．
Taurus-device包括如下特征：
1、器件電、熱特性的多維仿真；
2、高效、自動網格生成使得Taurus-device的結構創建和器件仿真極為簡單；
3、物理模型豐富，可解各種類型的方程；
4、分析能力強大；
5、先進的數值解算機和算法可提高仿真的收斂效率；
6、內嵌的物理模型等效方程輸出端口，使得新的物理模型和偏微分方程的定義即容易又靈活

〓 TCAD-Ms Proteus OPC
　　光學近似修正工具，Proteus修正處理器具有很高的靈活性，可以在合理的時間里完成全芯片的處理，處理器的主要能力是它的高速建模能力，容易理解的工作控制腳本語言使得執行基于規則的技術或是全新的個人處理方法成為可能。其主要特性包括：
1、最優生產能力的層次化處理，最小文件尺寸的層次化輸出文件結構；
2、三種層次化輸出模式；
3、完全支持GDSII的輸入輸出；
4、內嵌、可編程的建模可以處理很寬的工藝行為；
5、用戶可編程的布爾層操作可以用于預糾錯、過程中糾錯和后糾錯；
6、可編寫腳本語言來定制糾錯需求、糾錯目標和糾錯
7、高級掩膜板技術的內嵌支持，包括輔助特征布局和移相掩膜糾正；
8、可訂制的糾錯log可用來統計跟蹤、離線分析或報告；
9、可選擇性糾錯支持；
10、可選擇的動態圖面可監控糾錯過程；
11、糾錯期間進行掩膜制造設計規則驗證；
12、分布式處理選項加快循環時間

〓 TCAD-Taurus Modeling Environment
　 TCAD-Taurus Modeling Environment是Taurus-Visual、Taurus-Workbench和Taurus-Layout的統一環境。Taurus-Visual用于形象化的顯示物理仿真軟件生成的1、2、3-D仿真結果，你可以形象化數據來進行初步的理解和分析，并且修改圖像獲得一個新的預測。Taurus-Workbench是一個用來仿真半導體制造工藝和預估產品特性的虛擬IC工廠，它提供的仿真管理和數據管理使得工程師能夠容易并且有效的預估產品特性，適用于：實驗設計、統計分析、畫圖、可視化、優化和輔助工程師瀏覽、精煉和設計重心調整，Taurus-Workbench是一個開放的環境，它不僅可以集成Synopsys的TCAD工具，而且可以集成第三方的工具和模擬器，另外支持通過網絡的并行處理，可以大大提高速度。Taurus-Layout是一個交互程序，它有給Synopsys的TCAD仿真器（TSUPREM-4和Raphael）提供掩膜版圖信息的端口，也可以用于Taurus-Workbench的環境，還有到Raphael-NES的端口。

〓 TCAD-Taurus-TSUPREM4
　　TCAD-Taurus-TSUPREM4整合了原Synopsys的Taurus-Process和TSUPREM-4。TSUPREM-4是用來模擬硅集成電路和離散器件制造工藝步驟的程序，可以模擬2-D器件的縱剖面的雜質 摻入和再分布情況，程序可以提供如下信息：
1、結構中各材料層的邊界；
2、每層的雜質分布；
3、氧化，熱循環，薄膜淀積產生的應力
Taurus-Process可以模擬1、2、3-D結構的工藝仿真器，可以仿真制造半導體器件的工藝步驟，仿真能力主要集中在前端工藝（氧化、硅化物的離子注入、激活、退火），模擬器允許設置任意的初始幾何結構，刻蝕和淀積的仿真局限于簡單的可以從初始結構和工藝描述推導的幾何操作，不能進行物理化學刻蝕、淀積工藝的仿真。Taurus-Process可以提供下面的功能：
1、制造工藝的1、2、3-D結構和雜質剖面仿真；
2、工藝過程中產生的機械應力分析；
3、工藝仿真過程的網格自適應；
4、工藝仿真過程的新的方程和模型的選定和使用