在Verilog中最常用的兩種數(shù)據(jù)類型是wire和reg，一般來說，wire型指定的數(shù)據(jù)和網(wǎng)線通過組合邏輯實(shí)現(xiàn)，而reg型指定的數(shù)據(jù)不一定用寄存器實(shí)現(xiàn)。也就是說reg型數(shù)據(jù)不一定綜合成寄存器。下面的例子中將輸出信號Dout定義為reg型，但是綜合與實(shí)現(xiàn)結(jié)果卻沒有使用FF，該電路是一個(gè)純組合邏輯設(shè)計(jì)。

module reg_cmd(

input Reset,

input CS,

input [7:0] Din,

input [1:0] Addr,

output reg[1:0] Dout

);

always@(Reset or CS or Addr or Din)

if(Reset)

Dout=0;

else if(!CS)

begin

case(Addr)

2'b00:Dout=Din[1:0];

2'b01:Dout=Din[3:2];

2'b10:Dout=Din[5:4];

default:Dout=Din[7:6];

endcase

end

else

Dout=2'bzz;

endmodule

如圖所示綜合結(jié)果為純組合邏輯，沒有用到FF。

總結(jié)

以上是生活随笔為你收集整理的reg类型变量综合电路_Verilog中reg型变量的综合效果（待补充）的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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