DFF、Dlatch、JK flip-flop

? ? 對于verilog的學習，這里推薦一個比較好的實踐網站HDLBits：

https://hdlbits.01xz.net/wiki/Main_Page

????本系列記錄一些我覺得有價值的題目，希望通過這些題目可以對verilog更加熟練。

D flip-flops??? D觸發器根據復位的不一樣可以分為同步復位DFF和異步復位DFF，之間的區別就是復位信號是否在敏感列表中。同步復位DFFmodule top_module ( input clk, input reset, // Synchronous reset input [7:0] d, output [7:0] q); always@(posedge clk)begin if(reset) q=0; else q=d; endendmodule異步復位DFFmodule top_module( input clk, input [7:0] d, input areset, output reg [7:0] q);?? always @(posedge clk or posedge areset) if (areset) q <= 0; else??????q?<=?d;?endmodule

D?Latch

????鎖存器是電平觸發，高電平跟隨，低電平保持。

module top_module ( input d, input ena, output q); always@(ena)begin if(ena)q=d; end endmodule

JK flip-flop

J	K	Q
0	0	Qold
0	1	0
1	0	1
1	1	~Qold

module top_module ( input clk, input j, input k, output Q); always@(posedge clk) begin if(~j & ~k) Q <= Q; else if(j&k) Q <= ~Q; else if(~j & k) Q <= 0; else Q <= 1; endendmodule

總結

一、鎖存器

????鎖存器(latch)—對脈沖電平敏感，在時鐘脈沖的電平作用下改變狀態 鎖存器是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘(或者使能)信號的電平值，僅當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。鎖存器不同于觸發器，它不在鎖存數據時，輸出端的信號隨輸入信號變化，就像信號通過一個緩沖器一樣；一旦鎖存信號起鎖存作用，則數據被鎖住，輸入信號不起作用。鎖存器也稱為透明鎖存器，指的是不鎖存時輸出對于輸入是透明的。

????鎖存器(latch)：我聽過的最多的就是它是電平觸發的，更具體一點應該是：鎖存器是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘(或者使能)信號的電平值，當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。(簡單地說，它有兩個輸入，分別是一個有效信號EN，一個輸入數據信號DATA_IN，它有一個輸出Q，它的功能就是在EN有效的時候把DATA_IN的值傳給Q，也就是鎖存的過程)。

????應用場合：數據有效遲后于時鐘信號有效。這意味著時鐘信號先到，數據信號后到。在某些運算器電路中有時采用鎖存器作為數據暫存器。

????缺點：時序分析較困難。不要鎖存器的原因有二：1、鎖存器容易產生毛刺，2、鎖存器在ASIC設計中應該說比ff要簡單，但是在FPGA的資源中，大部分器件沒有鎖存器這個東西，所以需要用一個邏輯門和ff來組成鎖存器，這樣就浪費了資源。

????優點：面積小。鎖存器比FF快，所以用在地址鎖存是很合適的，不過一定要保證所有的latch信號源的質量，鎖存器在CPU設計中很常見，正是由于它的應用使得CPU的速度比外部IO部件邏輯快許多。latch完成同一個功能所需要的門較觸發器要少，所以在asic中用的較多。

二、觸發器

????觸發器(Flip-Flop，簡寫為 FF)，也叫雙穩態門，又稱雙穩態觸發器。是一種可以在兩種狀態下運行的數字邏輯電路。觸發器一直保持它們的狀態，直到它們收到輸入脈沖，又稱為觸發。當收到輸入脈沖時，觸發器輸出就會根據規則改變狀態，然后保持這種狀態直到收到另一個觸發。

? ? 觸發器(flip-flop)是對脈沖邊沿敏感，其狀態只在時鐘脈沖的上升沿或下降沿的瞬間改變。

????觸發器(flip-flops)電路相互關聯，從而為使用內存芯片和微處理器的數字集成電路(IC)形成邏輯門。它們可用來存儲一比特的數據。該數據可表示音序器的狀態、計數器的價值、在計算機內存的ASCII字符或任何其他的信息。有幾種不同類型的觸發器(flip-flops)電路具有指示器，如T(切換)、S-R(設置/重置)J-K(也可能稱為Jack Kilby)和D(延遲)。典型的觸發器包括零個、一個或兩個輸入信號，以及時鐘信號和輸出信號。一些觸發器還包括一個重置當前輸出的明確輸入信號。

????應用場合：時鐘有效遲后于數據有效。這意味著數據信號先建立，時鐘信號后建立。在CP上升沿時刻打入到寄存器。?

總結

以上是生活随笔為你收集整理的verilog异步复位jk触发器_Verilog专题（九）DFF、Dlatch、JK flipflop的全部內容，希望文章能夠幫你解決所遇到的問題。

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