一、設計原理

????? 4位同步二進制加法計數(shù)器的工作原理是指當時鐘信號clk的上升沿到來時，且復位信號clr低電平有效時，就把計數(shù)器的狀態(tài)清0。

????? 在clr復位信號無效（即此時高電平有效）的前提下，當clk的上升沿到來時，如果計數(shù)器原態(tài)是15，計數(shù)器回到0態(tài)，否則計數(shù)器的狀態(tài)將加1

?二、VHDL源程序

library ieee; use ieee.std_logic_1164.all; entity cnt4e isport(clk,clr:in std_logic;cout:out std_logic;q:buffer integer range 0 to 15);end cnt4e; architecture one of cnt4e is beginprocess(clk,clr)beginif clk'event and clk='1'thenif clr='1'thenif q=15 then q<=0;cout<='0';elsif q=14 then q<=q+1;cout<='1';else q<=q+1;end if;else q<=0;cout<='0';end if;end if;end process; end one;

三、仿真波形圖

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VerilogHDL和一個的編程語言其實也差不多，關鍵在于首先要了解所搭的電路。不僅僅是純語言思想，同時動手實踐也相當重要。

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轉(zhuǎn)載于:https://www.cnblogs.com/owenyang/archive/2012/11/18/3579087.html

總結(jié)

以上是生活随笔為你收集整理的利用Quartus设计4位同步二进制加法计数器的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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