verilog 移位运算符 说明_FPGA、数字IC系列（2）——电子科大与北航部分Verilog题目与解析...
1.?在不影響邏輯功能的情況下， CMOS與非門的多余輸入端可 ______。
A.接高電平
B.接低電平
C.懸空
D.通過(guò)電阻接地
答案?：A
解析?：CMOS與非門，只要有一個(gè)輸入端為低電平，與運(yùn)算后均為低電平，輸出為高電平，影響了輸出結(jié)果，若接地或懸空會(huì)使輸出始終為1。
CMOS與門、與非門：多余端通過(guò)限流電阻(500Ω)接電源；
CMOS或門、或非門：多余端通過(guò)限流電阻(500Ω)接地；
TTL與門、與非門：
(1)將多余輸入端接高電平，即通過(guò)限流電阻與電源相連接；
(2)通過(guò)大電阻(大于1kΩ)到地，相當(dāng)于輸入端外接高電平；
(3)把多余輸入端懸空(相當(dāng)于有大電阻)，輸入端相當(dāng)于外接高電平；
(4)TTL門電路的工作速度不高，信號(hào)源驅(qū)動(dòng)能力較強(qiáng)，多余輸入端可與使用的輸入端并聯(lián)。
摘自http://www.elecfans.com/analog/20150113362835.html
TTL或門、或非門：通過(guò)接小于1 KΩ(500Ω)的電阻到地。
2.?欲產(chǎn)生序列信號(hào) 11010111，則至少需要 ______級(jí)觸發(fā)器。
A.2
B.3
C.4
D.5
答案：B
解析：
觸發(fā)器產(chǎn)生序列信號(hào)時(shí)，計(jì)算序列長(zhǎng)度N=8，由2^3=8得：至少需要3級(jí)觸發(fā)器；
欲用移位寄存器產(chǎn)生序列信號(hào)1101010，則至少需要()級(jí)觸發(fā)器，答案是6。
1101010--1101010--1101010
(1)先用3級(jí)，則移位狀態(tài)為110 - 101 - 010 - 101 - ...，有重復(fù)，不可以；
(2)用4級(jí)，移位狀態(tài)為1101- 1010 - 0101 - 1010 - ...，有重復(fù)，不可以；
(3)用5級(jí)，移位狀態(tài)為11010 - 10101 - 01010 - 10101 - ...，有重復(fù)，不可以；
(4)用6級(jí)，移位狀態(tài)為110101 - 101010 - 010101 - 101011 - 010110 - 101101 - 011010 - 110101...，沒(méi)有重復(fù)的回到初始狀態(tài)，可以；
3.?一個(gè) 8位二進(jìn)制減法計(jì)數(shù)器， 初始狀態(tài)為 00000000， 問(wèn)經(jīng)過(guò) 268個(gè)輸入脈沖后， 此計(jì)數(shù)器的狀態(tài)為 ______。
A.11001111
B.11110100
C.11110010
D.11110011
答案：B
解析：8位二進(jìn)制數(shù)計(jì)數(shù)2^8 = 256次后回到00000000，還剩268-256=12次計(jì)數(shù)，計(jì)數(shù)1次后從“00000000”減為“11111111”，此后再減11(00001011)，得到11110100，選B。
1111 1111
-? ??0000 1011
1111 0100
4.?移位寄存器由 8 級(jí)觸發(fā)器組成，用它構(gòu)成的扭環(huán)形計(jì)數(shù)器具有 ______種有效狀態(tài)；用它構(gòu)成的環(huán)形計(jì)數(shù)器具有 ______種有效狀態(tài)，構(gòu)成線性反饋移位寄存器具有 ______種有效狀態(tài)。
A.?16，8，511
B.?4，?8，15
C.?16，8，255
D.?8，16，127
答案：C
解析：?
(1)扭環(huán)形計(jì)數(shù)器，每次狀態(tài)變化時(shí)僅有一個(gè)觸發(fā)器發(fā)生翻轉(zhuǎn)，譯碼不存在競(jìng)爭(zhēng)冒險(xiǎn)，在n(n≥3)位計(jì)數(shù)器中，使用2n個(gè)狀態(tài)，有2^n-2n個(gè)狀態(tài)未使用；
(2)環(huán)形計(jì)數(shù)器，正常工作時(shí)所有觸發(fā)器中只有一個(gè)是1(或0)狀態(tài)，計(jì)n個(gè)數(shù)需要n個(gè)觸發(fā)器，狀態(tài)利用率低；
(3)n個(gè)寄存器的線性反饋移位寄存器LFSR可以產(chǎn)生的最長(zhǎng)的隨機(jī)序列是2^n?1長(zhǎng)度(即m序列)。LFSR常被用來(lái)生成m序列，也可產(chǎn)生和校驗(yàn)CRC。
擴(kuò)展：m序列，最長(zhǎng)線性反饋移位寄存器序列，一種典型的偽隨機(jī)序列、偽噪聲(Pseudo-Noise Code，PN)序列，有很好的的自相關(guān)性和較好的互相關(guān)性。 在3G-CDMA系統(tǒng)的前向鏈路(基站到手機(jī)方向)中，2^15-1長(zhǎng)度的m序列(短碼)作為正交引導(dǎo)PN序列，用于基站同步；使用2^42-1長(zhǎng)度的m序列長(zhǎng)碼，在前向鏈路中作為掩碼，進(jìn)行數(shù)據(jù)加擾和用戶保密； 在3G-CDMA系統(tǒng)的反向鏈路(手機(jī)向基站方向)中，因不同m序列之間有良好的相關(guān)性，從而產(chǎn)生地址空間，構(gòu)成邏輯信道和移動(dòng)臺(tái)的地址碼，實(shí)現(xiàn)碼分多址； 在4G-LTE的下行同步中，使用兩個(gè)長(zhǎng)度為31的m序列級(jí)聯(lián)成輔同步序列SSS。 |
ZC序列，自相關(guān)性為0，恒幅值，零自相關(guān)序列，它和自己的(非整周期)移位序列的相關(guān)值為 0，而且兩個(gè)互質(zhì)的ZC序列的互相關(guān)也接近于0，傅里葉變換后仍具備以上特性，在OFDM系統(tǒng)中作為訓(xùn)練序列，作同步用。
常用的CAZAC序列(恒幅值、零自相關(guān)性)主要包括Zadoff-Chu序列(即ZC序列)、Frank序列、Golomb多相序列和Chirp序列。CAZAC序列常用于通信系統(tǒng)的同步算法中。
5.?若要將一異或非門當(dāng)做反相器 ( 非門) 使用，則輸入端 A、 B端的連接方式是 ______。
A.A 或 B 中有一個(gè)接“ 1”
B.A 或 B 中有一個(gè)接“ 0”
C.A 和 B 并聯(lián)使用
D.不能實(shí)現(xiàn)
答案：B
解析：輸入與0“異或”是其本身，取“非”后是輸入的取反，相當(dāng)于反相器。
6.?實(shí)現(xiàn)同一功能的 Mealy 型同步時(shí)序電路比 Moore 型同步時(shí)序電路所需要的 ______。A.狀態(tài)數(shù)目更多B.狀態(tài)數(shù)目更少C.觸發(fā)器更多D.觸發(fā)器更少答案：B
解析：
(1)Mealy型：輸出信號(hào)不僅取決于當(dāng)前狀態(tài)，還取決于輸入；
(2)Moore型：輸出信號(hào)只取決于當(dāng)前狀態(tài)；
Mealy型比Moore型輸出超前一個(gè)時(shí)鐘周期，Moore型比Mealy多一個(gè)狀態(tài)。
7.?假定某 4 比特位寬的變量 a 的值為 4’b1011 ，計(jì)算下列運(yùn)算表達(dá)式的結(jié)果：&a， {3{a}}，~a，{a[2:0],a[3]}，(a<4’d3) || (a>=a) ，!a
答案：
&a = 0 | {3{a}} = 12’b101110111011 |
~a = 4’b0100 | {a[2:0],a[3]} = 4’b0111 |
(a<4’d3) || (a>=a) = 1’b1 | !a = 1’b0 |
解析：
(1)“&”按位與，“&&”是邏輯與，&a是a中的各位相與，結(jié)果為1 bit的數(shù)據(jù)，a中有0，相與后結(jié)果為0；
(2)“{}”位拼接符，{3{a}}是3個(gè)a依次從高位到低位拼起來(lái)；
(3)“~”按位取反，~a對(duì)a中的每一位取反，結(jié)果的位數(shù)與a相同；
(4)“{}”位拼接符，{a[2:0],a[3]}是按出現(xiàn)的順序從高位到低位拼起來(lái)，a[2:0]=011，放在高3位，a[3]=1，結(jié)果為4’0111，實(shí)現(xiàn)了循環(huán)移位(左移)的效果；
(5)“||”邏輯或，“和“>=”的結(jié)果是邏輯值“1”或“0”，邏輯或后仍為邏輯值，有1個(gè)為1結(jié)果就為1；
(6)“!”邏輯取反，非0則1，非1則0，a不為0，則邏輯取反后為0。
8.?下面兩段代碼中信號(hào)in，q1，q2和q3的初值分別為 0，1，2和3，那么經(jīng)過(guò)1個(gè)時(shí)鐘周期后，左側(cè)程序中q3 的值變成()，右側(cè)程序中q3 的值變成()。
?
答案：0， 2
解析：
(1)左側(cè)是阻塞賦值“=”，阻塞的意思是要等到當(dāng)前賦值語(yǔ)句的賦值結(jié)束后才能進(jìn)行下一個(gè)語(yǔ)句的賦值，即in的初值0賦給q1，q1更新為0后才賦值給q2，到q3時(shí)也是獲得了0；
(2)右側(cè)是非阻塞賦值“<=”，非阻塞的意思是不同的賦值語(yǔ)句之間互相不影響，在下一個(gè)時(shí)鐘時(shí)將q2在上一時(shí)鐘的值2賦給了q3，q3輸出2。
9.?一個(gè)大型的組合電路總延時(shí)為100ns，采用流水線將它分為兩個(gè)較小的組合電路，理論上電路最高工作頻率可達(dá)()。
答案：20 MHz
解析：拆分后每個(gè)延時(shí)50ns，流水線后取其中最大的延時(shí)，即50ns，對(duì)應(yīng)20MHz。
10.?塊語(yǔ)句有兩種，一種是 begin-end 語(yǔ)句， 通常用來(lái)標(biāo)志()執(zhí)行的語(yǔ)句；一種是 fork-join 語(yǔ)句，通常用來(lái)標(biāo)志()執(zhí)行的語(yǔ)句。
答案：順序，并行
解析：
(1)begin_end用于將多條語(yǔ)句組成順序塊，語(yǔ)句按順序一條一條執(zhí)行(除了帶有內(nèi)嵌延遲控制的非阻塞賦值語(yǔ)句)，每條語(yǔ)句的延遲時(shí)間是相對(duì)于由上一條語(yǔ)句的仿真時(shí)間而言；
(2)fork-join并行塊，塊內(nèi)語(yǔ)句同時(shí)執(zhí)行。
11.?在高速系統(tǒng)設(shè)計(jì)中，下列哪種優(yōu)化方案的目的不是為了提高系統(tǒng)的工作頻率()。
A.?流水線B. 樹型結(jié)構(gòu)C. 遲置信號(hào)后移D.資源共享
答案：D
解析：
(1)面積優(yōu)化，提高資源利用率以降低功耗要求：串行化，資源共享，邏輯優(yōu)化；(2)速度優(yōu)化，提高運(yùn)行速度：流水線設(shè)計(jì)，寄存器配平，關(guān)鍵路徑優(yōu)化，遲置信號(hào)后移。
12.?狀態(tài)機(jī)的編碼風(fēng)格包括一段式、兩段式和三段式，下列描述正確的是()A、一段式寄存器輸出，易產(chǎn)生毛刺，不利于時(shí)序約束；B、二段式組合邏輯輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；C、三段式寄存器輸出，不產(chǎn)生毛刺，有利于時(shí)序約束；D、所有描述風(fēng)格都是寄存器輸出，易產(chǎn)生毛刺，有利于時(shí)序約束。?
答案：C
解析：
(1)一段式：一個(gè)always塊，既描述狀態(tài)轉(zhuǎn)移，又描述狀態(tài)的輸入輸出，當(dāng)前狀態(tài)用寄存器輸出；
(2)二段式：兩個(gè)always塊，時(shí)序邏輯與組合邏輯分開，一個(gè)always塊采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移；另一個(gè)always塊采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律以及輸出，當(dāng)前狀態(tài)用組合邏輯輸出，可能出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)，產(chǎn)生毛刺，而且不利于約束，不利于綜合器和布局布線器實(shí)現(xiàn)高性能的設(shè)計(jì)；
(3)三段式：三個(gè)always塊，一個(gè)always模塊采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移；一個(gè)always采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律；第三個(gè)always塊使用同步時(shí)序描述狀態(tài)輸出，寄存器輸出。
三段式與二段式相比，關(guān)鍵在于根據(jù)狀態(tài)轉(zhuǎn)移規(guī)律，在上一狀態(tài)根據(jù)輸入條件判斷出當(dāng)前狀態(tài)的輸出，從而在不插入額外時(shí)鐘節(jié)拍的前提下，實(shí)現(xiàn)了寄存器輸出。
狀態(tài)機(jī)編碼：
二進(jìn)制碼Binary?Code和格雷碼Gray?Code占用的位寬少，相應(yīng)的使用的觸發(fā)器資源少，但是狀態(tài)對(duì)比時(shí)需要比較多個(gè)bit，消耗的組合邏輯比較多，適用于組合電路資源豐富的情況(CPLD)；
獨(dú)熱碼One-Hot Code的狀態(tài)比較時(shí)只比較1bit，節(jié)省邏輯資源，使用的觸發(fā)器資源比較多，適用于觸發(fā)器資源豐富的情況(FPGA)；總體來(lái)講，狀態(tài)較少時(shí)(4-24個(gè)狀態(tài))用獨(dú)熱碼效果好，狀態(tài)多時(shí)格雷碼(狀態(tài)數(shù)大于24)效果好。
對(duì)四個(gè)狀態(tài)編碼：
二進(jìn)制碼：
S0 = 2'b00;????????S1 = 2'b01;????????S2 = 2'b10;????????S3 = 2'b11;
格雷碼相鄰碼元之間有且只有一位不同：
S0 = 2'b00;????????S1 = 2'b01;????????S2 = 2'b11;????????S3 = 2'b10;
獨(dú)熱碼只有一位是“1”：
S0 = 2'b0001;????S1 = 2'b0010;????S2 = 2'b0100;????S3 = 2'b1000;
有時(shí)候也用連續(xù)編碼，狀態(tài)值連續(xù)：
S0 = 2'd0;???????????S1 = 2'd1;?????????S2 = 2'd2;??????????S3 = 2'd3;
13.?關(guān)于過(guò)程塊以及過(guò)程賦值描述中，下列正確的是()?A、在過(guò)程賦值語(yǔ)句中表達(dá)式左邊的信號(hào)一定是寄存器類型；
B、過(guò)程塊中的語(yǔ)句一定是可綜合的；
C、在過(guò)程塊中，使用過(guò)程賦值語(yǔ)句給wire 賦值不會(huì)產(chǎn)生錯(cuò)誤；
D、過(guò)程塊中時(shí)序控制的種類有簡(jiǎn)單延遲、邊沿敏感和電平敏感。
答案：A
解析：
(1)過(guò)程賦值：Verilog HDL 中提供initial塊和always塊這兩種過(guò)程賦值塊，實(shí)現(xiàn)行為級(jí)建模。這兩種語(yǔ)句之間的執(zhí)行是并行的，若與語(yǔ)句塊(begin ....end)相結(jié)合，則語(yǔ)句塊中的執(zhí)行是按順序執(zhí)行的。左側(cè)被賦值的數(shù)據(jù)類型必須是寄存器類型的變量(reg)，賦值方式有阻塞賦值“=”與非阻塞賦值“<=”。
(2)連續(xù)賦值:連續(xù)賦值語(yǔ)句用于組合邏輯的建模。左側(cè)被賦值的數(shù)據(jù)類型是wire類型的變量，右邊可以是常量、由運(yùn)算符如邏輯運(yùn)算符、算術(shù)運(yùn)算符參與的表達(dá)。
assign out=in;
任何一個(gè)輸入的改變都將立即導(dǎo)致輸出更新；在initial或always外的assign賦值語(yǔ)句稱為連續(xù)賦值語(yǔ)句，一般在描述純組合電路時(shí)使用。
14.?關(guān)于函數(shù)的描述下列說(shuō)法不正確的是( B )A、函數(shù)定義中不能包含任何時(shí)序控制語(yǔ)句；
B、函數(shù)至少有一個(gè)輸入，包含任何輸出或雙向端口；
C、函數(shù)只返回一個(gè)數(shù)據(jù)，其缺省為 reg 類型；
D、函數(shù)不能調(diào)用任務(wù)，但任務(wù)可以調(diào)用函數(shù)。?
答案：B
解析：
function <返回值的類型或范圍(可選，默認(rèn)是1bit寄存器類型)> (函數(shù)名);
<端口說(shuō)明語(yǔ)句>
<變量類型說(shuō)明語(yǔ)句>
begin
<語(yǔ)句>
......
end
endfunction
A：函數(shù)定義中不能包含任何時(shí)間控制語(yǔ)句，即任何#、@、wait等語(yǔ)句，任務(wù)中可以使用延遲、事件和時(shí)序控制結(jié)構(gòu)；
B：函數(shù)至少有一個(gè)輸入變量，不能包含任何輸出和雙向端口，任務(wù)可以有任意多個(gè)輸入、雙向和輸出變量；
C：函數(shù)function有一個(gè)返回值，缺省時(shí)默認(rèn)返回1bit的reg寄存器類型數(shù)據(jù)，任務(wù)task沒(méi)有返回值；
D：函數(shù)不能啟動(dòng)任務(wù)，但是任務(wù)能啟動(dòng)其他任務(wù)或函數(shù)。
歡迎關(guān)注：FPGA探索者
?
總結(jié)
以上是生活随笔為你收集整理的verilog 移位运算符 说明_FPGA、数字IC系列（2）——电子科大与北航部分Verilog题目与解析...的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。
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