第2章 信号、接口和引脚（XIlinx ZYNQ-7000 SOC UG-585文档）
第2章 信號、接口和引腳
注：本文為筆者自己翻譯的XILINX ZYNQ-7000 SOC UG-585官方文檔，文檔版本UG585 (v1.12.2) July 1, 2018
文章目錄
- 第2章 信號、接口和引腳
- 2.1 介紹
- 2.2 電源引腳
- 2.3 PS I/O引腳
- 2.4 PS-PL電平轉換器使能
- 2.5 PS-PL MIO-EMIO信號和接口
- 2.5.1 I/O外圍（IOP）接口映射
- 2.5.2 IOP接口連接
- 2.5.3 MIO引腳分配注意事項
- 2.5.4 MIO-at-a-Glance表
- 2.5.5 MIO信號映射
- 2.5.6 默認邏輯等級
- 2.5.7 MIO引腳電氣特性
- 2.6 PS-PL AXI接口
- 2.7 PS-PL 其他信號
- 2.7.1 時鐘和復位
- 2.7.2 中斷信號
- 2.7.3 事件信號
- 2.7.4 空閑AXI, DDR緊急/異常，SRAM中斷信號
- 2.7.5 DMA請求/應答信號
- 2.8 PS-PL I/O引腳
2.1 介紹
本章介紹了Zynq-7000 SOC設備中用戶可見的信號和接口。如圖2-1所示，接口和信號組成了幾個主要的組。Zynq-7000 SOC設備包含一個處理系統（PS）和一個基于Xilinx Artix-7 或 Kintex-7 的可編程邏輯（PL）模塊。
2.1.1 注意
7z007s和7z010 CLG225設備
7z007s單核和7z010 雙核CLG225設備（225引腳封裝）支持32個MIO引腳和最多一個通過MIO引腳的以太網接口。在 2.5.4 MIO-at-a-Glance Table中介紹了該MIO表。一個或兩個以太網控制器可以映射到PL側邏輯中。
PS-PL電平轉換
所有在PS和PL之間傳輸的信號和接口都要穿過一個電壓邊界。這些輸入和輸出信號通過電壓電平轉換器進行映射，在PL的上電和斷電順序期間，必須啟用和禁用電壓電平轉換器。更多關于電平轉換器的信息，可以參考 2.4 PS-PL電平轉換器使能 。
引腳時序和電壓規范
可從Zynq-7000 SOC說明書中獲取引腳時序和電壓規范。
2.2 電源引腳
雖然PS和PL的供電是完全獨立的，但是無論PL供電何時激活，PS的供電都必須存在。PL上電需要保證與PS的POR復位信號有明確的延時關系。更多參數可以參考 6.3.3 BootROM Performance: PS_POR_B De-assertion Guidelines, page 179。PS包含一個獨立的DDR I/O供電和2個獨立的MIO電壓模塊。電源引腳匯總在 表格2-1 中。電壓時序和電氣性質在 Zynq-7000 SOC說明書中有介紹。還可以從 Zynq-7000 SOC封裝和引腳文檔中獲取更多信息。
2.3 PS I/O引腳
PS信號引腳匯總如圖2-2所示。
注意！對于MIO引腳，允許的Vin高電平電壓取決于slcr的設置。MIO_PIN_xx[IO_Type] 和 [DisableRcve]位。這些限制和所有I/O引腳的限制都在Zynq-7000 SoC說明書中介紹。超出限制可能會損壞輸入緩存。
7z007s和7z010設備
7z007s單核和7z010雙核CLG225設備（225引腳封裝）比其他Zynq-7000 SOC設備的引腳更少（如表格2-2所示）。DDR和MIO引腳的詳細參數介紹在 第10章 DDR存儲控制器 和 2.5.3 MIO引腳分配注意事項中。更多關于CLG225設備的信息在 1.1.3 Notices 中。
2.4 PS-PL電平轉換器使能
所有在PS和PL之間傳輸的信號和接口都要穿過一個電壓邊界。這些輸入輸出信號通過電平轉換器映射。大多數電平轉換器在slcr.LVL_SHFTR_EN寄存器使能。一些PS-PL傳輸信號電平轉換器的使能是PL的供電狀態控制的。這包含XADC、PL、MIO JTAGs、PCAP接口和其他模塊。
電平轉換器的使能和禁止必須在PL上電和斷電時序中進行管理，以免造成PS模塊中產生與邏輯無關的電平轉換。電平轉換器要在PL斷電前禁止。同樣，電平轉換器要在PL上電后、信號未使用前使能。PS必須上電才能對PL邏輯極性編輯。
示例：上電時序
示例：上電時序
貼士：從功能上講，在PL完全配置之前，使能電平轉換器是沒有意義的。在PL全局信號沒有標識電平轉換器使能安全之前，PS不會允許其使能。PL完全編輯完畢后，PL DONE信號變為高電平。PL DONE信號作為Decv子系統的中斷被跟蹤。
2.5 PS-PL MIO-EMIO信號和接口
由于MIO引腳的數量有限，MIO對于I/O外圍連接來說是基本的。軟件編程可以將I/O信號映射到MIO引腳。I/O外圍信號也通過EMIO可以映射到PL（包括PL設備引腳）。這有助于訪問更多的設備引腳（PL引腳），還可以允許I/O外圍控制器連接PL用戶邏輯接口。如圖2-2。
2.5.1 I/O外圍（IOP）接口映射
I/O控制器信號的I/O多路復用是不同的；也就是說，有的IOP信號只能在MIO引腳接口使用，有的信號可以通過MIO和EMIO使用，有的信號只能通過EMIO使用。每個I/O外圍的映射能力如 表2-3 所示。每個IOP的詳細信息都包含在描述IOP的章節中。MIO引腳分配的可能性在第2.5.4節MIO-at-a-Glance表中說明。
注意：IOP接口的I/O信號必須作為一組來映射；也就是說，信號不能拆分和映射到不同的MIO引腳組。比如，SPI0 SCK映射到MIO引腳40，那么SPI0其他的引腳必須映射到MIO引腳41到45。同樣，同一個IOP接口的信號不能分別映射到MIO和EMIO。另外，IOP接口中沒有使用的信號不必映射。不用的信號可以配置成一個GPIO。
2.5.2 IOP接口連接
對于大多數外設，I/O信號可以映射的位置是很靈活的。映射能力如 圖2-4 所示。例如，XPS設計軟件中為CAN提供了12種可以映射的MIO接口或者選擇一個EMIO接口途徑。外設系統連接框圖如 圖2-3 所示。
除了USB以外，大多數PS外設的I/O信號都既可以通過MIO映射到PS引腳，也可以通過EMIO映射到PL引腳。除了千兆以太網外，大多數外設都可以在MIO和EMIO之間保持相同的協議。為了減少引腳數量，一個4位RGMII接口通過MIO運行在250MHz數據速率（一個雙倍的速率為125MHz）。通過EMIO映射，包含一個運行在125MHz數據速率的8位GMII接口。對于USB、Quad-SPI和SMC接口通過EMIO映射到PL是不可用的。
在互連方面，USB、以太網和SDIO外設連接到了中心互連以便服務6個DMA主機。軟件通過AHB互連可以訪問只有從機功能的Quad-SPI和SMC外設。通過APB總線可以訪問GPIO、SPI、CAN、UART、和I2C只存控制器。除了SDIO控制器，所有的控制和狀態寄存器都有2個APB接口通過APB互連訪問。這種結構設計用來平衡每個控制接口的帶寬。
2.5.3 MIO引腳分配注意事項
通常每個引腳只能分配一個功能。一個例外是雙重使用啟動模式捆綁電阻（MIO[2:8]）
重要提示：有幾個重要的MIO引腳分配注意事項。MIO-at-a-Glance表、接口映射表以及這些管腳分配注意事項在執行管腳規劃時非常有用。
接口頻率：接口的時鐘頻率通常取決于設備的速度等級以及接口是通過MIO還是EMIO映射。每個接口可能的映射途徑在 表2-3 中列出。Zynq-7000 SoC說明書中定義了可用于每個速度等級和映射路徑的最大時鐘頻率。
兩個MIO電壓模塊：MIO管腳分為兩組獨立配置的I/O緩沖器：Bank 0，MIO[15:0]和Bank 1，MIO[53:16]。信號電壓最初配置是使用VMODE boot模式指定引腳的。每個組可配置為1.8V信號或2.5V/3.3V。
Boot模式指定引腳：除了作為引導模式引腳使用外，這些引腳還可以分配給I/O外圍設備。MIO引腳[8:2]，定義了引導設備、初始PLL時鐘旁路模式和MIO組的電壓模式（VMODE）。在PS_POR_B復位信號解除激活之后，對指定引腳進行幾個PS_CLK時鐘周期的采樣。電路板設計使用20kΩ上拉和下拉電阻將這些信號連接到VCC或接地。有關引導模式引腳設置的更多信息，請參閱 第6章引導和配置 。
I/O緩存輸出使能控制：每個MIO I/O緩沖器的輸出使能由三態覆蓋控制位的設置、所選信號類型（僅輸入或不輸入）和外圍控制器的狀態的組合來控制。三態覆蓋位可以從以下兩個位置中的任意一個進行控制：slcr.MIO_PIN_xx [TRI_ENABLE] 寄存器位或slcr.MIO_MST_TRI寄存器位。這些位控制同一個觸發器，以幫助控制I/O緩沖器的三態信號。當三態覆蓋控制位 = 0，且信號為只輸出或I/O外設期望驅動一個配置為I/O的信號時，I/O緩存會使能。
從SD卡啟動：BootROM希望SD卡連接到MIO引腳40到45（sdio0接口）。
靜態內存控制器（SMC）接口：一個設計中只能使用一個SMC內存接口。SMC控制器消耗許多MIO管腳，SMC內存接口都不能路由到EMIO。
比如，一個8位NAND Flash被使用，則則Quad SPI不可用，并且測試端口限制為8位。如果使用了16位NAND閃存，則會消耗額外的管腳，以太網0不可用。SRAM/NOR接口消耗高達70%的MIO引腳，消耗了以太網和USB 0接口。
SRAM/NOR高位地址引腳是可選的，適合于所連接的設備。還要注意，SMC接口橫跨兩個MIO電壓組。
Quad-SPI接口：如果要使用Quad SPI內存子系統，則必須使用內存較低的Quad SPI接口（QSPI_0）。高位接口（QSPI_1）是可選的，僅用于雙存儲器排列（并行或堆疊）。不要單獨使用Quad-SPI 1接口。
MIO 引腳[8:7]為輸出：這些MIO引腳只能作為輸出。GPIO通道7和8只能配置為輸出。
7z007s和7z010 CLG225設備上的MIO引腳：7z010雙核和7z007s單核CLG225設備有32個MIO引腳：0:15、28:39、48、49、52和53。所有其他的Zynq-7000 SOC設備包含54個MIO引腳，且所有的設備都有一樣的EMIO接口功能。詳細信息參考 1.1.3 Notices。
7z007s和7z010設備可用的32個MIO引腳限制的PS功能：
- 通過MIO的一個USB或以太網控制器
- 不能通過SD卡引導啟動
- 沒有NOR/SRAM接口
- NAND Flash限制為8位
2.5.4 MIO-at-a-Glance表
表2-4以簡潔的格式顯示MIO信息，以便于參考；灰色方框表示在CLG225封裝（7z010雙核和7z007s單核設備）的設備中不可用的信號。有關背景信息，請參閱章節PS-PL MIO-EMIO信號和接口。本節還包括重要的管腳分配注意事項。每個MIO引腳都可以用作GPIO。引腳0-31被GPIO Bank0控制。引腳32-53被GPIO Bank1控制。MIO7和MIO8只能用作輸出。
2.5.5 MIO信號映射
通過MIO的信號路由由位于slcr寄存器組中的MIO_pin_[53:0]配置寄存器控制。MIO使用四級復用將各種輸入和輸出信號復用和解復用到MIO管腳，如圖2-4所示。高速數據信號（如用于千兆以太網的RGMII和用于USB的ULPI）只通過一個多路復用器級進行映射。較慢的信號（如UART和I2C端口）通過所有四個多路復用器級進行路由。每個MIO管腳的映射由每個MIO管腳寄存器中的多個位字段獨立控制。
使用CAN_MIOCLK_CTRL寄存器，可以將任何MIO引腳編程為外部CAN控制器參考時鐘。
2.5.6 默認邏輯等級
當其他源既沒有映射到MIO，又沒有映射到EMIO，I/O外設的輸入會驅動到默認值。如果某個輸入被映射到EMIO，但是PL未上電，I/O外設同樣會被驅動為默認值。（如圖2-5）
對于只能映射到MIO的信號，如果多路復用沒有映射，引腳將驅動未默認值。
當MIO多路復用器未將信號映射至MIO引腳（信號默認為EMIO接口）且信號被編程為通過EMIO映射時，MIO-EMIO信號被驅動為默認信號輸入，但PL既不能驅動信號（未配置）也不能驅動信號（斷電）。
默認輸入信號邏輯電平設計為對I/O外設無害。作為預防措施，不使用時也應禁用相關的外圍核心。每個I/O外設章節中的信號表中顯示邏輯電平。
2.5.7 MIO引腳電氣特性
MIO引腳寄存器包括位字段，用于控制每個I/O緩沖器（GPIOB）的電氣引腳特性。其包括I/O緩沖信號電壓、轉換率、3態控制、上拉電阻和HSTL使能。這些參數匯總在 Table2-5 。要獲取更加詳細的參數信息可以參考Zynq-7000 SOC的說明書（Data sheet）。
**注意：**HSTL接收器只有在GEM以太網PHY接口是有用的。
注意！允許的Vin高電平電壓取決于slcr.MIO_PIN_xx[IO_Type] 和 [DisableRcvr] 數據位的設置。這些限制在Zynq-7000 SoC說明書（Data sheet）中有定義。超出限制時，可能會損壞輸入緩沖區。
VREF源注意事項
用于HSTL信號的VREF管腳可以來自內部或外部源。用戶應根據系統設計需要選擇使用。slcr.GPIOB_CTRL [VREF_SW_EN]寄存器位控制參考源的選擇。
2.6 PS-PL AXI接口
AXI接口的PS側基于AXI 3接口規范。每個接口由多個AXI通道組成。接口匯總見 Table 2-6 。超過一千個信號被用來實現這九個PL AXI接口。
注意：在PL邏輯通信發生前，PL電平轉換器應該通過VL_SHFTR_EN使能。詳細參考 2.7.1 時鐘和復位。
2.7 PS-PL 其他信號
可編程邏輯接口組包含PS和PL之間的各種接口。一個輸入由PL驅動，一個輸出由PS驅動。信號可能有后綴，其中“N”后綴表示低電平有效信號；否則信號為高電平有效信號?！癟N”后綴表示一個激活的低3態使能信號，是對PL的輸出。輸出到PL的信號總是被驅動到高電平或低電平狀態。
PS-PL信號組如 Table 2-7 所示。
**注意：**在PL邏輯通信發生前，PL電平轉換器應該通過VL_SHFTR_EN使能。詳細參考 2.7.1 時鐘和復位。
2.7.1 時鐘和復位
時鐘
PS時鐘模塊向PL提供四個頻率可編程時鐘（FCLK），它們沿PS–PL邊界物理分布。時鐘也可以單獨控制。FCLK時鐘可以映射到PL時鐘緩沖器作為頻率源。
注意：在四個PL時鐘中的任何一個和任何其它PS-PL信號之間沒有必然的定時關系。每個時鐘都可以獨立配置和運行。FCLKCLKTRIGN[3:0]信號目前暫不支持，它們必須在PL側接地。FCLK時鐘在 第25章 時鐘 中有詳細描述。
復位
PS復位子系統提供4個到PL的復位信號。這些信號由寄存器slc.FPGA_RST_CTRL SLCR[FPGA[3:0]_OUT_RST位寫入的數據控制。這些復位信號可以獨立配置，且完全獨立于PL時鐘和PS-PL信號。PS復位子系統在 第26章 復位 中有詳細描述。
PL時鐘和復位匯總在 Table 2-8 中。
2.7.2 中斷信號
來自PS（處理系統）I/O外設（IOP）的中斷被映射到PL，且異步地匹配到FCLK時鐘。在另一個方向上，PL可以異步地匹配多達20個中斷到PS側。其中16個中斷信號作為外設中斷映射到中斷控制器，每個中斷信號都可以設置一個優先級并映射到一個或兩個CPU。其余四個PL中斷信號被反轉并直接映射到nFIQ和nIRQ中斷，然后發送到中斷控制器的專用外設中斷（PPI）單元。兩個CPU都有一個nFIQ和nIRQ中斷。PL到PS和PS到PL的中斷在 Table 2-9 中列出。中斷信號詳細信息 在第7章 中斷 中有介紹。
2.7.3 事件信號
PS支持處理發送到PL或接受自PL的事件（見 Table 2-10）。這些信號與PS和FCLK時鐘是異步的。關于這些信號的詳細信息可以參考 第三章 應用處理單元 （Chapter 3, Application Processing Unit）。
2.7.4 空閑AXI, DDR緊急/異常，SRAM中斷信號
發送到PS的空閑AXI信號用于指示PL中沒有未完成的AXI事務。它不能從任何寄存器讀取。這些信號由PL驅動，其是通過確保所有PL總線設備空閑來啟動PS總線時鐘關閉的條件之一。
DDR緊急/異常信號用于向PS DDR內存控制器的四個AXI端口的DDR仲裁發出嚴重內存不足情況的信號。MIOSRAMINT信號用于警告PL靜態存儲器控制器已觸發中斷。
2.7.5 DMA請求/應答信號
有四組DMA控制器流量控制信號可供使用，其中通過M_AXI_GP接口連接的PL從機最多有四個（見Table 2-11）。這四組流量控制信號對應于DMA通道4到7，詳細數據見 第9章DMA控制器。
2.8 PS-PL I/O引腳
PL I/O引腳的匯總詳見 Table 2-13。更多信息請參考適用的Zynq-7000 SoC說明書（data sheet）和Zynq-7000 SoC封裝和引腳文件。
有關千兆位串行收發器引腳的更多信息，請參閱UG476，7系列FPGA GTX收發器用戶指南中的引腳描述和設計指南部分。（四到十六收發器可用于基于Kintex的Zynq 7z030、7z035、7z045和7z100設備。）
7z007s和7z010硬件注意事項
CLG225封裝中的設備（7z010雙核和7z007s單核設備）的引腳比其他Zynq-7000 SoC設備少。對于這些設備，DXN與地相連，Bank 34有46個I/O，Bank 35有8個I/O。該設備的XADC信號也只有四對。
注意：允許的Vin高電平電壓在Zynq-7000 SoC說明書（Data sheet）中有定義。超出限制時，可能會損壞輸入緩沖區。
說明：純人工翻譯費時費力、而且意義不大。大多數翻譯采用的是翻譯軟件+人工校對，對于筆者本人的學習和理解已經足夠。如果需要準確理解，請看官方英文原始文檔。
總結
以上是生活随笔為你收集整理的第2章 信号、接口和引脚（XIlinx ZYNQ-7000 SOC UG-585文档）的全部內容，希望文章能夠幫你解決所遇到的問題。
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