本文由知乎趙俊軍授權(quán)轉(zhuǎn)載，知乎主頁(yè)為https://www.zhihu.com/people/zhao-jun-jun-19

本章節(jié)介紹CMOS技術(shù)的基礎(chǔ)知識(shí)以及執(zhí)行靜態(tài)時(shí)序分析所涉及的術(shù)語(yǔ)。

2.1 CMOS邏輯設(shè)計(jì)

2.1.1 基本MOS結(jié)構(gòu)

MOS晶體管(NMOS和PMOS)的物理實(shí)現(xiàn)如圖2-1所示。源極(source)和漏極(drain)區(qū)域之間的距離(channel length)是MOS晶體管的長(zhǎng)度，用于構(gòu)建MOS晶體管的最小長(zhǎng)度即為CMOS技術(shù)工藝的最小特征尺寸(feature size)。例如，0.25um技術(shù)允許制造具有0.25um或更大溝道長(zhǎng)度的MOS晶體管。 通過(guò)縮小溝道的幾何形狀，晶體管的尺寸會(huì)變小，這樣就可以在同樣的面積上封裝更多的晶體管。 正如我們將在后面章節(jié)看到的那樣，更小的晶體管尺寸同樣還可以使設(shè)計(jì)以更高的速度運(yùn)行。

圖2-1

2.1.2 CMOS邏輯門(mén)

CMOS邏輯門(mén)使用NMOS和PMOS晶體管搭建而成。圖2-2給出了CMOS反相器(inverter)的示例。CMOS反相器有兩種穩(wěn)定狀態(tài)，具體取決于輸入的電平狀態(tài)。 當(dāng)輸入A為低電平(Vss或邏輯0)時(shí)，NMOS晶體管截止，而PMOS晶體管導(dǎo)通，導(dǎo)致輸出Z的電平被上拉至邏輯為1的Vdd。當(dāng)輸入A為高電平(Vdd或邏輯1)時(shí)，NMOS晶體管導(dǎo)通，而PMOS晶體管截止，導(dǎo)致輸出Z的電平被下拉至邏輯為0的Vss。在上述兩種狀態(tài)中的任何一種狀態(tài)下，CMOS反相器都是穩(wěn)定的，不會(huì)從輸入端A或電源Vdd汲取任何電流。

圖2-2

CMOS反相器的特性可以擴(kuò)展到任何CMOS邏輯門(mén)。在CMOS邏輯門(mén)中，輸出節(jié)點(diǎn)通過(guò)上拉結(jié)構(gòu)(由PMOS晶體管構(gòu)成)連接至Vdd，并通過(guò)下拉結(jié)構(gòu)(由NMOS晶體管構(gòu)成)連接至Vss。例如，圖2-3展示了一個(gè)兩輸入CMOS與非門(mén)(nand)。在該例中，上拉結(jié)構(gòu)由兩個(gè)并聯(lián)的PMOS晶體管組成，下拉結(jié)構(gòu)由兩個(gè)串聯(lián)的NMOS晶體管組成。

圖2-3

對(duì)于任何CMOS邏輯門(mén)，上拉和下拉結(jié)構(gòu)是互補(bǔ)的。對(duì)于邏輯0或邏輯1的輸入，如果上拉結(jié)構(gòu)開(kāi)啟，則下拉結(jié)構(gòu)將關(guān)閉；類似地，如果上拉結(jié)構(gòu)關(guān)閉，則下拉結(jié)構(gòu)將開(kāi)啟。下拉和上拉結(jié)構(gòu)由CMOS門(mén)實(shí)現(xiàn)的邏輯功能控制。例如，在CMOS與非門(mén)中，控制下拉結(jié)構(gòu)的功能是“”，即當(dāng)A和B都為邏輯1時(shí)下拉被接通。類似地，控制上拉結(jié)構(gòu)的功能是“”，即當(dāng)A或B處于邏輯0時(shí)上拉被打開(kāi)。這些特性確保了控制上拉結(jié)構(gòu)的功能將輸出節(jié)點(diǎn)的邏輯上拉至Vdd。由于下拉結(jié)構(gòu)由互補(bǔ)函數(shù)控制，因此當(dāng)上拉結(jié)構(gòu)函數(shù)的值為0時(shí)，輸出節(jié)點(diǎn)處于邏輯0。

對(duì)于邏輯0或邏輯1的輸入，由于上拉和下拉結(jié)構(gòu)不能同時(shí)開(kāi)啟，因此處于穩(wěn)態(tài)的CMOS邏輯門(mén)不會(huì)對(duì)輸入或電源汲取任何電流。CMOS邏輯的另一個(gè)重要方面是，輸入僅對(duì)前一級(jí)構(gòu)成容性負(fù)載。

若CMOS邏輯門(mén)是一個(gè)反相門(mén)，這意味著單個(gè)輸入的變化(上升或下降)只能使輸出往相反的方向改變，也就是說(shuō)，輸出無(wú)法與輸入同相變化。但是，可以將CMOS邏輯門(mén)級(jí)聯(lián)起來(lái)以實(shí)現(xiàn)更復(fù)雜的邏輯功能。

2.1.3 標(biāo)準(zhǔn)單元

芯片中的大多數(shù)復(fù)雜功能通常是使用基本構(gòu)建塊(basic building block)來(lái)設(shè)計(jì)的，這些基本構(gòu)建塊實(shí)現(xiàn)了簡(jiǎn)單的邏輯功能，例如與、或、與非、或非、或與非，與或非以及觸發(fā)器(flip-flop)。這些基本構(gòu)建塊是預(yù)先設(shè)計(jì)的，稱為標(biāo)準(zhǔn)單元(standard cell)。標(biāo)準(zhǔn)單元的功能和時(shí)序已預(yù)先確定，可供設(shè)計(jì)人員使用。然后，設(shè)計(jì)人員可以使用標(biāo)準(zhǔn)單元作為基本構(gòu)建塊來(lái)實(shí)現(xiàn)所需的功能。

前面小節(jié)中描述的CMOS邏輯門(mén)的關(guān)鍵特性適用于所有CMOS數(shù)字設(shè)計(jì)。當(dāng)輸入處于穩(wěn)定的邏輯狀態(tài)時(shí)，所有數(shù)字CMOS單元的設(shè)計(jì)都能夠保證不從電源汲取電流(漏電流除外)。因此，大多數(shù)功耗與設(shè)計(jì)的功能有關(guān)，并且是由設(shè)計(jì)中CMOS單元輸入端的充放電引起的。

什么是邏輯1或邏輯0？在CMOS單元中，VIHmin和 VILmax這兩個(gè)值定義了范圍：高于VIHmin的電壓值被認(rèn)為是邏輯1，低于VILmax的電壓值被認(rèn)為是邏輯0。如圖2-4所示，0.13um工藝下一個(gè)具有1.2V Vdd電源的CMOS反相器單元的典型VILmax值為0.465V、VIHmin值為0.625V。 VIHmin和VILmax的值是從標(biāo)準(zhǔn)單元的直流傳輸特性中得出的。直流傳輸特性會(huì)在接下去的6.2.3節(jié)中有更詳細(xì)的描述。

圖2-4

2.2 CMOS單元建模

如果一個(gè)單元的輸出引腳驅(qū)動(dòng)多個(gè)扇出單元，則該單元的輸出引腳上的總電容等于該單元正在驅(qū)動(dòng)的單元的所有輸入電容的總和加上構(gòu)成該網(wǎng)絡(luò)所有走線電容之和再加上驅(qū)動(dòng)單元的輸出電容。注意，在CMOS單元中，輸入引腳僅呈現(xiàn)電容性負(fù)載。

圖2-5

圖2-5是一個(gè)單元G1驅(qū)動(dòng)其他三個(gè)單元G2、G3和G4的示例。 Cs1，Cs2，Cs3和Cs4是組成該網(wǎng)絡(luò)的走線電容值，因此G1輸出引腳的總電容=G2單元的輸入電容+G3單元的輸入電容+G4單元的輸入電容+G1單元的輸出電容+ Cs1+Cs2+Cs3+Cs4 。這個(gè)值就是G1單元進(jìn)行電平切換時(shí)需要充放電的電容值，因此該總電容值會(huì)影響G1單元的時(shí)序特性。

從時(shí)序角度來(lái)看，我們需要對(duì)CMOS單元建模，以幫助我們分析通過(guò)該單元的時(shí)序。每個(gè)輸入引腳必須指定一個(gè)輸入引腳電容，而大多數(shù)CMOS邏輯單元可以不包括輸出引腳的引腳電容，但也可能存在輸出引腳電容。

當(dāng)輸出為邏輯1時(shí)，輸出級(jí)的上拉結(jié)構(gòu)導(dǎo)通，并提供了一條從輸出到Vdd的路徑。同樣，當(dāng)輸出為邏輯0時(shí)，輸出級(jí)的下拉結(jié)構(gòu)提供了一條從輸出到Vss的路徑。當(dāng)CMOS單元切換電平狀態(tài)時(shí)，切換的速度取決于輸出引腳上的電容被充放電的速度。輸出引腳上的電容(圖2-5)分別通過(guò)上拉和下拉結(jié)構(gòu)充電和放電。注意，上拉和下拉結(jié)構(gòu)中的通道會(huì)對(duì)輸出的充放電路徑構(gòu)成電阻，充放電路徑的電阻是決定CMOS單元速度的主要因素。上拉電阻的倒數(shù)稱為單元的輸出高電平驅(qū)動(dòng)(output high drive)。輸出上拉結(jié)構(gòu)越大，上拉電阻就越小，即單元的輸出高電平驅(qū)動(dòng)就越大，較大的輸出結(jié)構(gòu)也意味著該單元的面積較大。而輸出上拉結(jié)構(gòu)越小，單元的面積就越小，其輸出高電平驅(qū)動(dòng)也就越小。上拉結(jié)構(gòu)的相同概念可用于下拉結(jié)構(gòu)，下拉結(jié)構(gòu)決定了下拉路徑的電阻值以及輸出低電平驅(qū)動(dòng)(output low drive)。通常，單元的上拉和下拉結(jié)構(gòu)具有相似的驅(qū)動(dòng)強(qiáng)度。

輸出驅(qū)動(dòng)決定了可以驅(qū)動(dòng)的最大電容負(fù)載，最大電容負(fù)載又決定了扇出的最大數(shù)量，即可以驅(qū)動(dòng)多少個(gè)其他單元。較高的輸出驅(qū)動(dòng)對(duì)應(yīng)較低的輸出上拉/下拉電阻，這使單元可以在輸出引腳上對(duì)較大的負(fù)載進(jìn)行充電和放電。

下圖2-6是CMOS單元的等效抽象模型。該模型的目的是抽象單元的時(shí)序行為，因此僅對(duì)輸入級(jí)和輸出級(jí)進(jìn)行建模，此模型無(wú)法捕獲單元的固有延遲或電學(xué)行為。

圖2-6

CpinA是單元在輸入A上的輸入引腳電容；Rdh和Rdl是單元的輸出驅(qū)動(dòng)電阻，可根據(jù)單元所驅(qū)動(dòng)的負(fù)載確定輸出引腳Z電平轉(zhuǎn)換時(shí)的上升/下降時(shí)間，輸出驅(qū)動(dòng)電阻還確定了單元的最大扇出限制。

圖2-7與圖2-5具有相同的網(wǎng)絡(luò)，但使用等效模型表示了CMOS單元：

圖2-7

• 輸出充放電延遲 =?

在上述表達(dá)式中，是或之一，其中是上拉的輸出驅(qū)動(dòng)電阻，是下拉的輸出驅(qū)動(dòng)電阻。

2.3 電平切換波形

如圖2-8(a)所示，通過(guò)按下SW0開(kāi)關(guān)將電壓施加到RC網(wǎng)絡(luò)時(shí)，輸出將變?yōu)檫壿?。假設(shè)還未按下SW0時(shí)輸出為0V，則輸出電壓的變化由以下公式表示：

圖2-8

該上升的電壓波形如圖2-8(b)所示。乘積(Rdh * Cload)稱為RC時(shí)間常數(shù)(RC time constant)，該值與輸出的過(guò)渡時(shí)間有關(guān)。

斷開(kāi)SW0開(kāi)關(guān)同時(shí)按下SW1開(kāi)關(guān)，輸出就會(huì)從邏輯1變?yōu)檫壿?，輸出電壓的變化如圖2-8(c)所示。輸出電容通過(guò)按下的SW1開(kāi)關(guān)放電，這種情況下的電壓變化由以下公式表示：

在CMOS單元中，由于PMOS上拉晶體管和NMOS下拉晶體管在短時(shí)間內(nèi)會(huì)同時(shí)導(dǎo)通，因此輸出的充放電波形不會(huì)像圖2-8的RC充放電波形那樣。 圖2-9顯示了在CMOS反相器單元內(nèi)，從邏輯1到邏輯0輸出切換時(shí)各個(gè)階段的電流路徑。圖2-9(a)顯示了當(dāng)上拉和下拉結(jié)構(gòu)同時(shí)開(kāi)啟時(shí)的電流流動(dòng)。隨后，上拉結(jié)構(gòu)關(guān)閉，電流流向隨即如圖2-9(b)中所示。輸出達(dá)到最終狀態(tài)后，由于電容Cload已完全放電，因此不再有電流流動(dòng)。

圖2-9

圖2-10(a)是CMOS單元輸出級(jí)的典型波形，請(qǐng)注意觀察過(guò)渡波形如何逐漸朝向Vss和Vdd彎曲，且波形的線性部分位于中間位置。

圖2-10

在本文中，我們將使用如圖2-10(b)所示的簡(jiǎn)化版來(lái)描繪一些波形，簡(jiǎn)化版的近似波形也是具有一定過(guò)渡時(shí)間(transition time)的波形，過(guò)渡時(shí)間是指從一種邏輯狀態(tài)過(guò)渡到另一種邏輯狀態(tài)所需的時(shí)間。圖2-10(c)是過(guò)渡時(shí)間為0的波形，即理想波形。我們將在本文中交替使用(b)(c)這兩種形式的波形來(lái)解釋一些概念，但我們一定要清楚，實(shí)際上每個(gè)波形都有(a)那樣的真實(shí)的邊緣特性。

2.4 傳播延時(shí)

考慮一個(gè)CMOS反相器單元及其輸入和輸出波形，單元的傳播延時(shí)(propagation delay)是由電平切換波形上的某些測(cè)量點(diǎn)定義的。使用以下四個(gè)變量定義這些測(cè)量點(diǎn)：

#輸入端口下降沿的閾值點(diǎn)

input_threshold_pct_fall：50.0；

#輸入端口上升沿的閾值點(diǎn)

input_threshold_pct_rise：50.0；

#輸出端口下降沿的閾值點(diǎn)

output_threshold_pct_fall：50.0；

#輸出端口上升沿的閾值點(diǎn)

output_threshold_pct_rise：50.0；

以上這些變量是用于描述單元庫(kù)(cell library)的命令集里的一部分。 這些閾值的單位是Vdd或電源的百分比，對(duì)于大多數(shù)標(biāo)準(zhǔn)單元庫(kù)，通常將50％閾值用于計(jì)算延時(shí)。

上升沿是指從邏輯0到邏輯1的跳變，下降沿是從邏輯1到邏輯0的跳變。

假設(shè)有一個(gè)CMOS反相器單元，其輸入輸出管腳的波形如圖2-11所示，傳播延時(shí)是指如下兩個(gè)值：

1.輸出下降沿延時(shí)(output fall delay)：Tf

2.輸出上升沿延時(shí)(output rise delay)：Tr

圖2-11

通常，這兩個(gè)值是不相等的，上圖2-11也展示了這兩個(gè)傳播延時(shí)值是如何測(cè)量的。

若使用理想波形來(lái)看，則傳播延時(shí)將僅僅是兩個(gè)邊沿之間的延遲，如圖2-12所示：

圖2-12

打個(gè)廣告

路科驗(yàn)證V2課程大升級(jí)啦，升級(jí)后的V2pro，不僅保留了原本V2的所有內(nèi)容，還添加了關(guān)于vim、linux、DVT的操作教程，以及寄存器模型自動(dòng)化，更有定制的個(gè)性項(xiàng)目，為你的簡(jiǎn)歷添磚加瓦。如果想要學(xué)習(xí)SV和UVM，想要入門(mén)或者轉(zhuǎn)行驗(yàn)證，路科驗(yàn)證V2pro不容錯(cuò)過(guò)！如果對(duì)課程有興趣可以后臺(tái)聯(lián)系我，可以獲得優(yōu)惠！詳情戳->芯片驗(yàn)證V2 Pro秋季班報(bào)名通道已開(kāi)啟！更有早鳥(niǎo)報(bào)名優(yōu)惠等著你！！

后臺(tái)回復(fù)路科驗(yàn)證還可以享受200元優(yōu)惠！！！歡迎報(bào)名~

精彩專輯

備戰(zhàn)秋招專輯

驗(yàn)證工程師面試攻略專輯

《數(shù)字集成電路靜態(tài)時(shí)序分析基礎(chǔ)》筆記專輯

深入AXI4總線專輯

UVM實(shí)戰(zhàn)專輯

秋招記錄專輯

靜態(tài)時(shí)序分析圣經(jīng)翻譯計(jì)劃

歡迎轉(zhuǎn)發(fā)、在看、喜歡三連，關(guān)注公眾號(hào)及時(shí)接收推送

個(gè)人博客地址：https://www.cnblogs.com/icparadigm/

點(diǎn)擊在看，分享給你的朋友吧?

創(chuàng)作挑戰(zhàn)賽新人創(chuàng)作獎(jiǎng)勵(lì)來(lái)咯，堅(jiān)持創(chuàng)作打卡瓜分現(xiàn)金大獎(jiǎng)

總結(jié)

以上是生活随笔為你收集整理的delay 芯片时序output_【第二章 STA概念 上】静态时序分析圣经翻译计划的全部?jī)?nèi)容，希望文章能夠幫你解決所遇到的問(wèn)題。

如果覺(jué)得生活随笔網(wǎng)站內(nèi)容還不錯(cuò)，歡迎將生活随笔推薦給好友。