何謂靜態(tài)時(shí)序分析(Static Timing Analysis，簡(jiǎn)稱STA)

它可以簡(jiǎn)單的定義為：設(shè)計(jì)者提出一些特定的時(shí)序要求(或者說(shuō)是添加特定的時(shí)序約束)，套用特定的時(shí)序模型，針對(duì)特定的電路進(jìn)行分析。分析的最終結(jié)果當(dāng)然是要求系統(tǒng)時(shí)序滿足設(shè)計(jì)者提出的要求。

下面舉一個(gè)最簡(jiǎn)單的例子來(lái)說(shuō)明時(shí)序分析的基本概念。假設(shè)信號(hào)需要從輸入到輸出在FPGA內(nèi)部經(jīng)過(guò)一些邏輯延時(shí)和路徑延時(shí)。我們的系統(tǒng)要求這個(gè)信號(hào)在FPGA內(nèi)部的延時(shí)不能超過(guò)15ns，而開(kāi)發(fā)工具在執(zhí)行過(guò)程中找到了如圖4.1所示的一些可能的布局布線方式。那么，怎樣的布局布線能夠達(dá)到我們的要求呢？仔細(xì)分析一番，發(fā)現(xiàn)所有路徑的延時(shí)可能為14ns、14ns、16ns、17ns、18ns，有兩條路徑能夠滿足要求，布局布線就會(huì)選擇滿足要求的兩條路徑之一。

因此，有些說(shuō)法是錯(cuò)誤的，不分什么情況就說(shuō)時(shí)序不收斂，其實(shí)在不加約束的情況下談時(shí)序約束是沒(méi)有意義的。

附加約束的基本作用：

1.提高設(shè)計(jì)的工作頻率

對(duì)很多數(shù)字電路設(shè)計(jì)來(lái)說(shuō)，提高工作頻率非常重要，因?yàn)楦吖ぷ黝l率意味著高處理能力。通過(guò)附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。

2.獲得正確的時(shí)序分析報(bào)告

幾乎所有的FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而對(duì)設(shè)計(jì)的性能做出評(píng)估。靜態(tài)時(shí)序分析工具以約束作為判斷時(shí)序是否滿足設(shè)計(jì)要求的標(biāo)準(zhǔn)，因此要求設(shè)計(jì)者正確輸入約束，以便靜態(tài)時(shí)序分析工具輸出正確的時(shí)序分析報(bào)告。

總結(jié)

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