數電課程設計報告(數字鐘的設計).doc

數電課程設計報告

設計背景與要求

設計要求

系統概述

2.1設計思想與方案選擇

2.2各功能塊的組成

2.3工作原理

第三章 單元電路設計與分析

3.1各單元電路的選擇

3.2設計及工作原理分析

第四章 電路的組構與調試

4.1遇到的主要問題

4.2現象記錄及原因分析

4.3解決措施及效果

4.4功能的測試方法，步驟，記錄的數據

第五章 結束語

5.1對設計題目的結論性意見及進一步改進的意向說明

5.2總結設計的收獲與體會

附圖(電路總圖及各個模塊詳圖)

參考文獻

第一章 設計背景與要求

一．設計背景與要求

在公共場所，例如車站、碼頭，準確的時間顯得特別重要，否則很有可能給外出辦事即旅行袋來麻煩。數字鐘是一種用數字電路技術實現時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確度和直觀性，且無機械裝置，具有更長的使用壽命，因此得到了廣泛的使用。數字鐘是一種典型的數字電路，包括了組合邏輯電路和時序電路。

設計一個簡易數字鐘，具有整點報時和校時功能。

(1)以四位LED數碼管顯示時、分，時為二十四進制。

(2)時、分顯示數字之間以小數點間隔，小數點以1Hz頻率、50%占空比的亮、滅規律表示秒計時。

(3)整點報時采用蜂鳴器實現。每當整點前控制蜂鳴器以低頻鳴響4次，響1s、停1s，直到整點前一秒以高頻響1s，整點時結束。

(4)才用兩個按鍵分別控制“校時”或“校分”。按下校時鍵時，是顯示值以0~23循環變化；按下“校分”鍵時，分顯示值以0~59循環變化，但時顯示值不能變化。

二．設計要求

電子技術是一門實踐性很強的課程，加強工程訓練，特別是技能的培養，對于培養學生的素質和能力具有十分重要的作用。在電子信息類本科教學中，課程設計是一個重要的實踐環節，它包括選擇課題、電子電路設計、組裝、調試和編寫總結報告等實踐內容。通過本次簡易數字鐘的設計，初步掌握電子線路的設計、組裝及調試方法。即根據設計要求，查閱文獻資料，收集、分析類似電路的性能，并通過組裝調試等實踐活動，使電路達到性能要求。

第二章 系統概述

2.1設計思想與方案選擇

方案一 ，利用數字電路中學習的六十進制和二十四進制計數器和三八譯碼器來實現數字中的時間顯示。

方案二，利用AT89S51單片機和74HC573八位鎖存器以及利用C語言對AT89S51進行編程來實現數字鐘的時間顯示。

由于方案一通過數電的學習我們都比較熟悉，而方案二比較復雜，涉及到比較多我們沒學過的內容，所以選擇方案一來實施。

簡易數字鐘電路主體部分是三個計數器，秒、分計數器采用六十進制計數器，而時計數器采用二十四進制計數器，其中分、時計數器的計數脈沖由

校正按鍵控制選擇秒、分計數器的溢出信號或校正10Hz計數信號。計數器的輸出通過七段譯碼后顯示，同時通過數值判斷電路控制蜂鳴器報時。

2.2各功能塊的組成

分頻模塊，60進制計數器模塊，24進制計數器模塊，4位顯示譯碼模塊，正點報時電路模塊，脈沖按鍵消抖動處理模塊

2.3工作原理

一．簡易數字鐘的基本工作原理是對1Hz標準頻率(秒脈沖)進行計數。當秒脈沖個數累計滿60后產生一個分計數脈沖，而分計數脈沖累計滿60后產生一個時計數脈沖，電路主要由3個計數器構成，秒計數和分計數為六十進制，時計數為二十四進制。將FPGA開發裝置上的基準時鐘OSC作為輸入信號通過設計好的分頻器分成1Hz~10MHz8個10倍頻脈沖信號。1Hz的脈沖作為秒計數器的輸入，這樣實現了一個基本的計時裝置。通過4位顯示譯碼模塊，可以顯示出時間。時間的顯示范圍為00時00分~23時59分。

二．當需要調整時間時，可使用數字鐘的時校正和分校正進行調整，數字鐘中時、分計數器都有兩個計數脈沖信號源，正常工作狀態時分別為時脈沖和分脈沖；校正狀態時都為5~10Hz的校正脈沖。這兩種狀態的切換由脈沖按鍵控制選擇器的S端來實現。為了更準確的設定時間，需要對脈沖按鍵進消抖動處理。

三．電路在整點前10 秒鐘內開始控制蜂鳴器報時，可采用數字比較器或邏輯門判斷分、秒計數器的狀態碼值，以不同頻率的脈沖控制蜂鳴器的鳴響。

第三章 單元電路設計與分析

3.1各單元電路的選擇

(1)分頻模塊，設計一個8級倍率為10 的分頻電路，輸出頻率分別為1Hz 、10Hz、100 Hz、1k Hz、10k Hz、100k Hz、1 MHz、10MHz8組占空比為50%的脈沖信號。

(2)60進制計數器模塊，采用兩片74161級聯。

(3)24進制計數器模塊，采用兩片74161級聯。

(4)4位顯示譯碼模塊，由分頻器，計數器，數據選擇器，七段顯示譯碼，3-8線譯碼器構成一個4位LED數碼顯示動態掃描控制電路。其中4位計數器用7416

總結

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