clock部分比較容易，現(xiàn)在按照datasheet的思路梳理一下。

一、對clock的基本認識???
第 七部分是“clock & power management”，總結如下：

1 s3c2410的clock & power management模塊包含三個部分：
clock control、usb control、power control。
現(xiàn)在的關注 點是clock control。

2、s3c2410有兩個pll（phase locked loop，鎖相環(huán)，
在 高頻中學過，可以實現(xiàn)倍頻，s3c2410的高頻就是由此電路產生的）。
其中一個是MPLL，M即為main，用來產生三種時鐘信號：
Fclk（給 CPU核供給時鐘信號，我們所說的s3c2410的cpu主頻為200MHz，
就是指的這個時鐘信號，相應的，1/Fclk即為cpu時鐘周 期）、
Hclk（為AHB bus peripherals供給時鐘信號，
AHB為advanced high-performance bus）、
Pclk（為APB bus peripherals供給時鐘信號，
APB為advanced peripherals bus）。在這里，需要了解一下
AMBA system architecture了。這個可以到官方網站，www.arm.com
下載相關資料。

簡單的說，AMBA是一種協(xié)議，這種協(xié)議已經稱為
片上組織通信的事實 上的標準
（the de facto standard for on-chip fabric communication）。
下面給 出英文描述：???
The AMBA protocol is an open standard,
on-chip bus specification(規(guī)范) that details(詳述) a
stategy for the interconnection(互相聯(lián)絡) and management of
functional blocks that makes up a system-on-chip(SoC).
It facilitates(促進) "right-first-time" development of
embedded processors with one or more CPU/signal processors
and multiple peripherals. The AMBA protocol enhances a resuable
design methodology by defining a common backbone(高速鏈路)
for SoC modules.???

需要知道的是，AMBA總線是ARM提出的一種解決方案，它并非唯一的規(guī)范
， 但是因為ARM的廣泛使用，AMBA總線也就成為了事實上的規(guī)范了。
現(xiàn)在AMBA總線最新為AMBA 3 specification版本，包括
AMBA 3 AXI Interface、AMBA 3 AHB Interface、AMBA 3 APB Interface
、AMBA 3 ATB Interface。而s3c2410還只能支持AMBA 2 specification，
這個版本包含AMBA 2 AHB Interface、AMBA 2 APB Interface。
也就是在s3c2410的框圖中看到的兩種總線接口。需要注意的是，
這 兩種總線所連的外設是有區(qū)別的。AHB總線連接高速外設
，低速外設則通過APB總線互連。顯然，對不同總線上的外設，
應該使用不同的時鐘 信號，AHB總線對應Hclk，APB總線對應Pclk
。那么事先就應該弄清楚，每條總線對應的外設有那些，
這樣在設置好時鐘信號后，對 應外設的初始化的值就要依此而確定了。???

AHB bus上的外設有LCD controller（CONT代表controller，控制器）、
USB Host CONT、ExtMaster、Nand CONT和nand flash boot loader、
bus CONT、interrupt CONT、power management、memory CONT
（sram/nor/sdram等）。???

APB bus上的外設有UART、USB device、SDI/MMC、Watch Dog Timer、
bus CONT、spi、iic、iis、gpio、rtc、adc、timer/pwm。??

3、主時鐘源來自外部晶振或者外部時鐘。復位后，MPLL雖然默認啟動，
但 是如果不向 MPLLCON 中寫入value，那么外部晶振直接作為系統(tǒng)時鐘。
EDUKIT-III的外部晶振有兩個，一是用于系統(tǒng)時鐘， 為12MHz；
一個用于RTC，為32.768KHz。以前實驗沒有向MPLLCON寫入數(shù)值，
所以系統(tǒng)時鐘都是12MHz。從這里也可 以發(fā)現(xiàn)一個問題，
如果外部晶振開始沒有焊上，那么系統(tǒng)是無法正常啟動的。
因為按照上述規(guī)則，復位后還沒有寫入MPLLCON，這時又沒有 可以使用的時鐘源，
所以不會啟動。也就是硬件完成后，這個12MHz的晶振是一定要焊上的，
才能進行后續(xù)的硬件測試工作。

二、clock設置的步驟

首先應該讀懂下一段：Power-On Reset (XTIpll)
Figure 7-4 shows the clock behavior(行為) during the power-on reset
sequence. The crystal oscillator begins oscillation within several
milliseconds. When nRESET is released after the stabilization
of OSC (XTIpll) clock, the PLL starts to operate according to
the default PLL configuration. However, PLL is commonly known to be
unstable after power-on reset, so Fin is fed directly to FCLK
instead of the Mpll (PLL output) before the software newly configures
the PLLCON. Even if the user does not want to change the default
value of PLLCON register after reset, the user should write the same
value into PLLCON register by software.
The PLL restarts the lockup sequence toward the new frequency
only after the software configures the PLL with a new frequency.
FCLK can be configured as PLL output (Mpll) immediately after lock time.

這個主要是基于PLL的特點。簡單的描述就是，上電復位后，幾個ms后晶振起振。
當OSC時鐘信號穩(wěn)定之后，nRESET電平拉高（這是硬件自動 檢測過程）。這個時候，
PLL開始按照默認的PLL配置開始工作，但是特殊性就在于PLL在上電復位后開始是
不穩(wěn)定的，所以 s3c2410設計為把Fin在上電復位后直接作為Fclk，這時MPLL是不起
作用的。如果要想是MPLL起作用，那么方法就是寫入 MPLLCON寄存器值，
然后等待LOCKTIME時間后，新的Fclk開始工作。

?

下面把這些步驟分來來描述，軟件步驟部分結合程序進行。??

??
1、上電幾個ms后，晶振輸出穩(wěn)定。Fclk=晶振頻率。nRESET恢復高電平后，
cpu開始執(zhí)行指令，這完全是硬件動作，不需要軟件設 置。??

2、第一步軟件工作： 設置PMS divider control，也就是設置MPLLCON寄存器。
關于PMS，可以看Figure 7-2.寄存器MPLLCON的設置呢，其實有一定的規(guī)則，并非你
想要的每個Fclk頻率都可以得到。官方推薦了一個表PLL VALUE SELECTION TABLE，
要按照這個進行。否則的話，就需要自己按照公式推算，但是mizi公司并不保證你
的設置是合適的。所 以，如果想要工作在200MHz，還是按照vivi的推薦值即可。
step1: set P M S divider control
mov r1, #CLK_CTL_BASE
ldr r2, =vMPLLCON_200
str r2, [r1, #oMPLLCON]

其中，MDIV=0x5c，PDIV=0x04，SDIV=0x00.公式Mpll(Fclk)=(m*Fin)/(p*(2^s))
(m=MDIV+8, p="PDIV"+2,s=SDIV)???

3、第二步軟件工作： 設置CLKDIVN。???
這一步是設置分頻 系數(shù)，即Fclk為cpu主頻，Hclk由Fclk分頻得到，Pclk由Hclk分頻得到。
假設Hclk是Fclk的二分頻，Pclk是Hclk 的二分頻，那么分頻系數(shù)比就是Fclk：Hclk：Pclk=
1：2：4.那么Hclk為100MHz，總線時鐘周期為10ns。Pclk為 50MHz。
step2: change clock divider
mov r1, #CLK_CTL_BASE
mov r2, #vCLKDIVN
str r2, [r1, #oCLKDIVN]

4、第三步軟件工作： CLKDIVN的補充設置??
If HDIVN = 1, the CPU bus mode has to be changed from the fast bus mode to

the?? ynchron?? bus mode using following instructions.MMU_SetAsyncBusMode

???????? mrc p15,0,r0,c1,c0,0
orr r0,r0,#R1_nF:OR:R1_iA
mcr p15,0,r0,c1,c0,0
If HDIVN="1" and the CPU bus mode is the fast bus mode, the CPU will operate
by the HCLK. This feature can be used to change the CPU frequency
as a half without affecting the HCLK and PCLK.

看了上段話，只需要翻譯出來就可以了。
FCLK:HCLK=1:2
.macro MMU_SetAsyncBusMode
mrc p15, 0, r0, c1, c0, 0
orr r0, r0, #(R1_iA | R1_nF)
mcr p15, 0, r0, c1, c0, 0
.endm

step3: set asynchronous bus mode
MMU_SetAsyncBusMode

5、第四步軟件工作：等待locktime時間，讓新的Fclk生效
step4: stay locktime
mov r1, #CLK_CTL_BASE
ldr r2, =vLOCKTIME
str r2, [r1, #oLOCKTIME]

6、對外設的影響???
在 這個實驗中，主要是有兩個需要改變，一個外設是UART，一個外設是SDRAM。????
(1) UART，它是接在APB總線上，所以對應的時鐘信號為Pclk，現(xiàn)在為50MHz。
如果想要設置波特率為115200bps，那么根據公式 UBRDIV0=(int)(PCLK/(bps*16))-1
計算，應該為26。如果放到程序中，那么應該注意形式。具體如下：
UBRDIV0 = ((int)(PCLK/16./UART_BAUD_RATE) -1);

(2)SDRAM，主要的影響因素為刷新頻率。前面在SDRAM中沒有具體分析，
現(xiàn)在可以詳細說明。使用了兩片HY57V561620CT-H， 查看手冊其刷新頻率為
8192 refresh cycles/64ms，所以刷新周期64ms/8192＝7.8125us。
看寄存器 REFRESH的各個位的設置情況：???
·REFEN[23]：開啟自動模式，設為1???
·TREFMD[22]：設為Auto refresh模式，設為0???
·Trp[21:20]：看看RAS precharge Time，查看SDRAM手冊，發(fā)現(xiàn)-H系列此參數(shù)至少為20ns
，現(xiàn)在Hclk對應的時鐘周期為10ns，所以至少應該為2個clock?？梢?設為00???
·Tsrc： Semi Row Cycle Time，也就是RAS Cycle Time，至少65ms，所以至少得6.5clock，
按照可選值，應該設置為11???
·Refresh[10:0]：???
公 式refresh period = (2^11 - refresh_count +1)/Hclk，
由此推導出 refresh_count=2^11+1-refresh period*Hclk。
帶入數(shù)值，計算得出1268＝0x04f4，這個數(shù)值要用 四舍五入，減少誤差。???
·其余的保留值，均設置為0??? 由此得出該寄存器的值應該為0x008c04f4。

阿南解說的：開發(fā)板上的12M晶振經過PLL倍頻得到 FCLK;

lisuwei兄弟說：
為了降低電磁干擾和降低板間布線要求，芯片外接的晶振頻率通常很低
，通過時鐘控制邏輯的PLL提高系統(tǒng)使時鐘。S3C2410/2440有兩個 PLL，
MPLL和UPLL：UPLL用于USB設備，MPLL用于設置FCLK，HCLK，FCLK。
FCLK與輸入晶振的比例通過寄 存器MPLLCON設置。
FCLK，HCLK，FCLK三者的比例通過寄存器CLKDIVN，CAMDIVN(2440)設置。

轉載于:https://blog.51cto.com/sviews/708114

總結

以上是生活随笔為你收集整理的S3C2410时钟部分总结的全部內容，希望文章能夠幫你解決所遇到的問題。

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