台积电2nm与3nm制程
臺積電2nm與3nm制程
臺灣積體電路制造股份有限公司，中文簡稱：臺積電，英文簡稱：tsmc，屬于半導體制造公司。成立于1987年，是全球第一家專業積體電路制造服務（晶圓代工foundry）企業，總部與主要工廠位于中國臺灣省的新竹市科學園區。
2017年，領域占有率56%。2018年一季度，合并營收85億美元，同比增長6%，凈利潤30億美元，同比增長2.5%，毛利率為50.3%，凈利率為36.2%，其中10納米晶圓出貨量占據了總晶圓營收的19%。截止2018年4月19日，美股TSM，市值2174億美元，靜態市盈率19。
2018年8月3日晚，臺積電傳出電腦系統遭到電腦病毒攻擊，造成竹科晶圓12廠、中科晶圓15廠、南科晶圓14廠等主要廠區的機臺停線等消息。臺積電證實，系遭到病毒攻擊，但并非外傳遭黑客攻擊。8月4日，臺積電向外界通報已找到解決方案。
2020年8月26日，臺積電（南京）有限公司總經理羅鎮球在2020世界半導體大會上表示，臺積電的5納米產品已經進入批量生產階段，3納米產品在2021年面世，并于2022年進入大批量生產。
2021年10月26日，臺積電宣布推出N4P 制程工藝。
臺積電2nm，問題越來越嚴峻
積電計劃在島上的臺中市建立一個全新的芯片制造廠，導致其議員要求兩座燃氣發電廠來管理該設施的電力消耗。該工廠旨在采用先進的 2 納米 (nm) 半導體工藝生產半導體，并計劃成為臺積電的第二家 2 納米制造工廠。第一個工廠將建在臺灣的新竹市，該公司已經獲得了環境批準。 臺中市議員林祈烽先生日前透露了臺中計劃工廠的細節，林祈烽表示，媒體報導中科廠區日用水量約4.9萬噸，據臺電預估，臺積電南科3納米新廠一年耗電量約70億度，如果臺積電中科新擴建廠房是2納米制程，耗電量將比3納米廠更驚人。 臺積電中科擴廠后，每日耗用的水電量驚人，要求中火燃氣機組趕快興建。經發局長張峰源說，臺積電中科廠區一天大概用掉10萬噸的水，用掉中火燃煤電廠一個半部機組的發電量，耗能驚人，希望臺積電未來能多用綠電。 臺積電中科廠區一天大概用掉10萬噸的水，可吃掉中火燃煤電廠一個半部機組的發電量。希望臺積電未來能多用綠電，特別是離岸風電的綠電能盡快銜接上來，而臺積電現已采購大量綠電能源。 若不要用燃煤的發電，所以中火的燃氣機組要趕快蓋，尤其專家學者推估，2025年臺積電占全臺用電比率便將由4％成長至8％，等于是成長一倍。 在今年6月，報道了臺積電的臺積電2nm工廠的規劃，其中首個2nm晶圓廠將建在新竹科技園，但在今年早些時候面臨水資源短缺后，該公司可能會重新評估第二個2nm晶圓廠的計劃。 臺積電的第一家能夠使用其N2制造技術生產芯片的工廠將位于臺灣北部新竹縣寶山附近的工廠。2021年，公司建立了新的R1研發設施，將用于N3和N2節點。目前還沒有關于臺積電在新竹科技園舉行奠基儀式的報道，但該公司宣布，該工廠將分四個階段建造。
根據中國臺灣媒體的報道顯示，為了確保其即將到來的尖端晶圓廠持續供水，據報道，臺積電正在評估臺灣南部高雄附近最近建立的橋頭科技工業園區的一個地點。 在發給媒體的一份聲明中，臺積電重申其計劃在臺灣中部臺中附近建造第二個支持 N2 的 GigaFab（一個每月至少有 100,000 個晶圓開工的晶圓廠），但承認它尚未收購設施的土地。該公司還補充說，在做出最終決定之前，它考慮了多種因素。 主要結論是臺積電仍計劃建造兩個能夠使用其N2制造技術處理晶圓的GigaFab。
臺積電談2nm的實現方式
在 2021 年 6 月的 VLSI 技術和電路研討會上，舉辦了一個關于“面向 2nm-CMOS 和新興存儲器的先進工藝和器件技術”的短期課程。在本文中，將回顧前兩個介紹前沿邏輯器件的演講。這兩個演示文稿是互補的，提供了對邏輯技術可能發展的出色概述。
臺積電：未來十年的 CMOS 器件技術
平面 MOSFET 的柵極長度 (Gate length：Lg) 縮放限制在大約 25nm，因為單表面柵極（single surface gate）對亞表面泄漏（ sub surface leakage）的控制很差。
添加更多的柵極（例如在 FinFET 中），將使其中的溝道被限制在三個柵極之間，能夠將 Lg 縮放到溝道厚度的大約 2.5 倍。FinFET 已經從英特爾最初采用的高度傾斜鰭壁（highly sloped fin walls ）的 22 納米發展到今天更加垂直的壁（vertical walls）和臺積電為5 納米工藝實施的高遷移率溝道 FinFET。
更高的鰭會增加有效溝道寬度 (effective channel width：Weff)，Weff = 2Fh + Fth，其中 Fh 是鰭（Fin）高度，Fth 是鰭（Fin）厚度。增加 Weff 會增加重載電路（heavily loaded circuits）的驅動電流，但過高的鰭會浪費有源功率（active power）。直而薄的鰭片有利于短溝道效應（short channel effects），但 Fw 受到遷移率降低和閾值電壓可變性（threshold voltage variability）增加的限制。在 5nm 技術中實施高遷移率溝道（作者指出，用于 pFET 鰭片的 SiGe）使 TSMC 的驅動電流提高了約 18%。
隨著器件按比例縮小，寄生電阻和電容又將成為一個新問題。CPP（Contacted Poly Pitch）決定標準cell寬度（見圖 1），由 Lg、接觸寬度 (Contact Width ：Wc) 和墊片厚度 ( Spacer Thickness：Tsp) 組成，CPP = Lg + Wc + 2Tsp。減少 Wc 會增加寄生電阻，除非進行工藝改進以改善接觸，減少 tsp 會增加寄生電容，除非使用較慢的介電常數間隔物。
圖 1. 標準cell大小。
隨著標準cell高度的降低，每個器件的鰭片數量必須減少（鰭片減少），見圖 2。
圖 2. 鰭減少。
Fin depopulation 減少了單元尺寸，增加了邏輯密度并提供了更高的速度和更低的功率，但它確實降低了驅動電流。
從FinFET 過渡到堆疊的水平納米片 (stacked Horizontal Nanosheets：HNS)，通過改變片寬（sheet width：見圖 3）和通過堆疊更多片來增加 Weff 的能力來提高靈活性。
圖 3. 靈活的片寬。
添加sheets與 Weff 相加，Wee = N*2(W+H)，其中 N 為sheets的數量，W 為sheets的寬度，H 為sheets的高度（厚度）。最終，sheets的數量受到底部sheets性能的限制。sheets之間的間距隨著寄生電阻和電容的減小而降低，但必須足夠大以使柵極金屬（gate metals）和電介質(dielectric)進入間隙(gap)。在 HNS 堆棧下方有一個底部寄生臺面器件( bottom parasitic mesa device)，可以通過注入或介電層進行控制。
在 FinFET 中，nFET 電子遷移率高于 pFET 空穴遷移率。在 HNS 中，遷移率更加不平衡，電子遷移率更高，空穴遷移率更低。可以通過用 SiGe 包覆溝道(cladding the channel )或使用應變松弛緩沖器( Strain Relaxed Buffer)來提高空穴遷移率，但這兩種技術都會增加工藝復雜性。
Imec 引入了一個稱為 Forksheet (FS) 的概念，其中在 nFET 和 pFET 之間放置了一個介電層，從而減少了 np 間距，從而形成了更緊湊的標準單元，見圖 4。
圖 4.Forksheet
除了具有 FS 的 HNS，還有CFET(Complementary FET )，后者堆疊 nFET 和 pFET，從而無需水平 np 間距。
圖 5. CFET。
CFET 選項包括單片集成（monolithic integration），其中的 nFET 和 pFET 器件都制造在同一晶圓上。此外還有順序集成（equential integration），其中的 nFET 和 pFET 制造在單獨的晶圓上，然后結合在一起，這兩種選擇都有多個挑戰仍在研究中。
除了 CFET，演講者還談到了將晶體管集成到后端 (Back End Of Line：BEOL) 互連中的 3D 集成。這些選項需要具有多晶硅溝道（polysilicon channels ）或氧化物半導體的低溫晶體管，這會帶來各種性能和集成挑戰。
在前端 (Front End Of Line：FEOL) 中，正在探索 CFET 之外的選項，例如高遷移率材料、隧道 FET (Tunnel FETs：TFET)、負電容 FET (Negative Capacitance FETs：NCFET)、低溫 CMOS （Cryogenic CMOS）和低維材料（dimensional materials）。
低維材料采用納米管或二維材料的形式，這些材料提供比 HNS 更短的 Lg 和更低的功率，但仍處于早期研究階段。低維材料也適用于 HNS/CFET 方法，可選擇堆疊許多層。
IMEC：HNS/FS/CFET 選項
隨著 FinFET 達到極限，鰭變得越來越高、越來越薄、越來越近。鰭片數量減少正在降低驅動電流并增加可變性，見圖 6。
圖 6. FinFET 縮放。
當今最先進的技術是每個設備有 2 個鰭片的 6 軌單元（track cell）。轉向單鰭和更窄的 np 間距將需要新的器件架構來提高性能，見圖 7。
圖 7. 6 軌單元
為了繼續 CMOS 縮放，需要從 FinFET sot HNS 過渡到具有 FS 和 CFET 的 HNS，見圖 8。
圖 8. 用于 CMOS 縮放的納米片架構。
從 FinFET 過渡到 HNS 提供了幾個優勢，大的 Weff，改進的短溝道效應，這意味著更短的 Lg 和更好的設計靈活性，因為能夠改變片寬，見圖 9。
圖 9. 從FinFET 到 HNS。
演講者繼續詳細介紹 HNS 處理以及一些挑戰和可能的解決方案。除了四個主要模塊外，HNS 工藝與 FinFET 工藝非常相似，見圖 10。
圖 10. HNS 工藝流程。
盡管 HNS 流程類似于 FinFET 流程，但不同的關鍵模塊很困難。釋放蝕刻和實現多個閾值電壓特別困難。關于 HNS 所需的流程模塊更改的細節，有很多很好的信息，這超出了像這樣的評論文章的范圍。沒有明確討論的一件事是，為了將 HNS 工藝擴展到 5 軌單元，需要埋入式電源軌 (Buried Power Rails：BPR)，這是另一個仍在開發中的困難工藝模塊。
正如在之前的演示中所見，FS 可以實現 HNS 的進一步擴展。圖 11 展示了介電壁如何微縮（ dielectric wall） HNS 單元的更詳細視圖。
圖 11. 水平 Nanosheet/Forksheet 架構比較。
FS 工藝需要插入介電壁以減小 np 間距，圖 12 說明了工藝流程。
圖 12. Forksheet 流程。
除了 FS，CFET 通過堆疊器件提供零水平 np 間距。圖 13. 說明了 CFET 概念。
圖 13. CFET 概念。
CFET 對于 SRAM 縮放特別有趣。SRAM 縮放已經放緩并且跟不上邏輯縮放。CFET 提供了將 SRAM 縮放恢復到歷史趨勢的潛力，見圖 14。
圖 14. 使用 CFET 進行 SRAM 縮放。
如前所述，有兩種 CFET 制造方法，單片和順序。圖 15 對比了這兩種方法的優缺點。
圖 15. CFET 制造選項。
2021年12月27日消息，臺積電公司總裁魏哲家表示，臺積電近年在新竹、臺南、高雄都積極擴廠投資，為考量產能的平衡以及風險的分散，臺中一定是擴廠的選擇之一。
臺積電預計在竹科寶山用地擴建 2nm 廠，如果竹科用地不足，臺積電可能會到臺中擴建 2nm 產能。
臺中所具備的絕佳條件優勢，讓高科技業人才很愿意留在臺中，臺中也是預計擴廠的選擇之一。
臺積電 2nm 制程技術將在 2025 年量產。按臺積電規劃，將于新竹科學園區寶山用地設置 2nm 廠，目前竹科管理局正在辦理相關用地取得作業，但如果竹科用地不足，臺積電可能會到臺中擴建 2nm 產能。
臺積電日前決定在高雄建廠，生產 7nm 及 28nm 工藝芯片，南科則是 5nm 及 3nm 先進制程的生產重地，為達北、中、南區平衡布局，臺中將是臺積電未來擴充先進制程產能的重點之一。
對于擴廠規劃，臺積電維持一貫態度，聲稱不排除任何可能性，設廠地點有諸多考量因素，將積極和管理局合作評估新竹、臺中及高雄等適合半導體建廠的用地。
至于科技產業用水，臺中市相關人員指出，臺中市再生水已有多家企業，包括臺積電、友達、中龍等，洽商每天要拿到 10 萬噸的再生水，以確保用水無虞、讓水資源再利用。
據臺灣地區媒體DigiTimes 和TechTaiwan報道，臺積電在位于臺南附近的南臺灣科學園的 Fab 18 中啟動了3nm工藝（稱為N3）芯片的試生產 。使用新節點的芯片HVM將于2022年下半年開始，但由于新工藝的周期時間超過100天，臺積電制造的第一批N3芯片將于2023年初出貨 。第一批采用3nm芯片的蘋果設備預計會在2023年首次亮相，包括采用A17芯片的iPhone 15/Pro系列機型和采用M3芯片的蘋果Silicon Mac電腦（所有名稱都是暫定）。
臺積電的 N3 制造技術是代工廠的下一代節點，專為智能手機和高性能計算 (HPC) 應用程序而設計，與臺積電通常首先解決移動設計的策略背道而馳。新工藝將積極使用“超過 20 層”的極紫外光刻 (EUV)，對現有的 N5 基節點進行實質性改進。臺積電承諾性能提升 10% 到 15%（在相同的功率和晶體管數量下）、高達 30% 的功耗降低（在相同的時鐘和復雜度下）、高達 70% 的邏輯密度和20% 的 SRAM密度提升。
臺積電南科3納米新廠今年夏天正式開廠運作，以最近法說會揭露消息，N3預計2022下半年量產，相較5納米（N5），首年將有更多新產品設計定案（Tape-out），2023年首季會看到明顯貢獻營收;同時也將推出N3E為N3延伸，量產時程初估會在N3量產后一年（2023年下半）。
臺積電規劃3納米月首波產能目標為5萬至6萬片，2023年3月就會有3萬至4萬片到位，將由蘋果搶頭香，排定在2022年12至明年1月進入試產，主要鎖定2022年新機。首波客戶名單還有英特爾，2023年新一代產品將導入臺積電3納米及4納米制程。
英特爾將在2022年12月中旬舉行半導體供應商高峰會，公司高層也計劃與臺積電會面。業界指出，英特爾不僅制程遞延，市場也被對手步步進逼，因此下一代產品競爭力非常重要，必須仰賴外部資源協助奪回市占。英特爾雖然放話明示美國政府不要補助外國廠商，但商業考慮下還是得放軟姿態，以求拿到足夠3納米產能。
臺積電法說會指出，5G手機芯片及HPC運算芯片將是3納米量產首年的主要投片產品，除了蘋果、英特爾排入N3首波合作名單，聯發科、AMD、高通、英偉達等也計劃隨后跟上。業界看好臺積電3納米是下一代最具競爭力的制程，加上3納米以上制程需求維持高檔，看好明后年營收有望連續寫下新高。
參考鏈接
https://mp.weixin.qq.com/s/pfMhmskEtabtqNXoRm_2tQ
https://mp.weixin.qq.com/s/a_67sNfHlVo-MSlAS3t-rA
https://mp.weixin.qq.com/s/EOgtkOpyTgqB3GV0GwYGqA
總結
以上是生活随笔為你收集整理的台积电2nm与3nm制程的全部內容，希望文章能夠幫你解決所遇到的問題。
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