1.管腳圖

2.真值表

3.VHDL語言

library ieee; use ieee.std_logic_1164.all;entity jkff isport(j,k,clk : in std_logic;q,nq : out std_logic); end jkff;architecture behave of jkff issignal q_s,nq_s : std_logic; beginprocess(clk,j,k)beginif(clk'event and clk = '1') thenif(j = '0') and (k = '1') thenq_s <= '0';nq_s <= '1';elsif(j = '1') and (k = '0') thenq_s <= '1';nq_s <= '0';elsif(j = '1') and (k = '1') thenq_s <= not q_s;nq_s <= not nq_s;end if;end if;q <= q_s;nq <= nq_s;end process; end behave;

總結(jié)

以上是生活随笔為你收集整理的VHDL——JK触发器的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

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